In recent server systems and user computing systems, it is required to process tremendous amounts of data generated by various mobile and IoT devises. In the current processor-memory based system environment, the operating data in the storage device is allocated to the memory, the processor exchanges data with the memory, and processes the tasks requested by the user. If there is not enough memory space in the process, space allocated to new data can be secured by sending the previously allocated data that is not used recently to the disk again. Accessing the storage device in this series of processes leads to a lot of latency and is a major cause of system performance degradation. Therefore, to improve system performance, it is necessary to minimize access to storage devices with long latency. The application of high capacity memory systems is a very effective way of minimizing access to storage devices, and many system manufacturers are equipped with high capacity memory when configuring high performance computing systems.
DRAM, a key component of the memory system, has been increasing in capacity with the development of other components of the computing system. However, DRAM capacity growth is stalling due to scaling limitations in process technology. Even if a high-capacity DRAM is produced, it is difficult to expect an explosive capacity increase. Therefore, PCM is expected to be a next-generation memory that can replace DRAM or be combined with DRAM. However, to commercialize PCM, problems such as wear-leveling and write disturbance must be solved first. Finally, for the application of high-capacity memory systems, it is necessary to solve the factors that impede the increase of DRAM capacity and the commercialization of PCM.
The main reason for hindering DRAM capacity growth is an increase in DRAM refresh cost. The DRAM must perform a refresh operation periodically because of the volatility characteristic of the cell. However, as the capacity increases, the refresh cost of the DRAM increases. Increasing the refresh period may be an effective way to reduce this cost. In the DRAM, most of the strong cells and a few weak cells are present. The charge retention time of a few weak cells determines the refresh period of the entire DRAM. The factors affecting the charge retention time of the DRAM cell are the leakage current of the cell and the reduction of the charging capability of the cell. Scaling of the process technology provides a high capacity while this gain is obtained in exchange for the reduction in the drivability of the cell by increasing the series resistance of the reduced transistor. The degraded driving capability slows down the process of charging and restoring the charge to the cell, which ultimately prevents the cell from having sufficient charge within a given time. DRAM operations require recovery processes because of the destructive nature of the cell. Among such operations, the write recovery process is most difficult to satisfy timing constraints. Therefore, in this dissertation, we intend to improve the DRAM refresh cycle by improving the charge amount in the DRAM write restoration process. To this end, the relationship between the charging time and the refresh cycle is modeled through circuit simulation. The refresh frequency can be reduced by using the relationship obtained through modeling. In addition, the performance reduction caused by the increase of the write recovery time is minimized by applying the scheduling technique using the refresh wait time.
PCM has a read latency similar to that of DRAM and has higher write latency than NAND, so it is expected as next generation memory. However, crucial problems in the writing process must be solved to ensure the reliability of the PCM. One of them is the write disturbance problem. In PCM, repeated writes destroy data in neighboring cells. The number of times this occurs depends on the manufacturer, but it can occur even if the writing is repeated several thousand times. This can be solved by a scrubbing operation similar in concept to the DRAM refresh operation. However, considering the high capacity of PCM, the cost of writing by scrubbing exceeds the original number of writing. Therefore, in this dissertation, we propose an architectural technique using write private cache to solve the write disturbance problem of PCM at low cost. The proposed idea has a relatively low-capacity write private cache, and uses a random probability cache insertion policy to distribute the writes that are concentrated at a particular address of the PCM to the cache. In addition, by applying a write private cache, the durability of the PCM can be expected to be improved due to the reduction of the total number of write operations applied to the PCM.
In summary, this dissertation proposes an architectural technique that analyzes and exploits the physical phenomena of memory media in order to solve the problem of increase of refresh cost in high capacity DRAM and the problem of write disturbance in PCM. The comprehensive goal of this dissertation is to visualize the possibility of using a high capacity memory system by improving the characteristics of memory media. We will show improvement of memory system performance, energy reduction, and reliability by improving characteristics of memory media. Through the system simulation, we show the benefits of the proposed techniques quantitatively, and derive the meaningful architectural conclusions through the analysis of the simulation results.
최근 서버 시스템 및 사용자 컴퓨팅 시스템에서는 다양한 모바일 및 IoT 디바이스에 의해서 발생하는 거대한 양의 데이터를 처리하는 것이 요구되고 있다. 현재의 프로세서-메모리 기반의 시스템 환경에서는 저장장치에 있는 operating data를 메모리에 할당하고, 프로세서는 메모리와 data를 주고 받으며 사용자가 요구하는 작업들을 처리하게 된다. 이 과정에서 메모리의 공간이 부족할 경우에는 최근에 사용되지 않는 기존 할당된 data를 다시 디스크로 보내어서 새로운 data를 할당할 수 있는 공간을 확보하게 된다. 이 일련의 과정에서 저장장치를 접근하는 것은 많은 레이턴시를 사용하게 되며 시스템의 성능을 열화시키는 주요 원인이 된다. 따라서 시스템 성능을 향상시키기 위해서는 긴 지연시간을 가지는 저장장치로의 접근을 최소화하는 것이 필요하다. 고용량의 메모리 시스템의 적용은 저장장치로의 접근을 최소화하는 것에 매우 효과적인 방법이며, 많은 시스템 제조사들은 고성능 컴퓨팅 시스템을 구성할 때 고용량 메모리를 장착하고 있다.
메모리 시스템의 핵심 구성요소인 DRAM 은 컴퓨팅 시스템의 다른 구성요소들의 발전과 함께 점점 용량이 증가되어 왔다. 하지만 공정기술의 스케일링 한계로 인해 DRAM 용량의 증가는 정체되고 있는 상황이다. 또한, 고용량 DRAM이 생산되더라도 폭발적인 용량의 증가를 기대하기는 어렵다. 따라서 DRAM을 대체하거나 DRAM과 결합할 수 있는 차세대 메모리로써 PCM이 많은 기대를 받고 있다. 하지만, PCM의 상용화를 위해서는 wear-leveling, write disturbance와 같은 문제점이 먼저 해결되어야 한다. 결국 고용량 메모리 시스템의 적용을 위해서는 DRAM의 용량 증가나 PCM의 상용화를 방해하는 요인들을 해결하는 것이 필요하다.
DRAM의 용량 증가를 지연하는 주된 원인은 DRAM 리프레시 비용의 증가이다. DRAM은 셀의 휘발성 특성 때문에 주기적으로 리프레시 동작을 수행하여야 한다. 하지만, 용량의 증가와 함께 DRAM의 리프레시 비용은 점점 증가하게 된다. 이 비용을 감소시키기 위해서는 리프레시 주기를 증가시키는 것이 효과적인 방법일 수 있다. DRAM안에는 대부분의 강한 셀과 소수의 약한 셀들이 존재하게 되는데, 소수의 약한 셀의 전하유지 시간에 의해 DRAM 전체의 리프레시 주기가 결정된다. DRAM 셀의 전하유지 시간에 영향을 주는 요인은 셀의 누설전류와 셀의 충전능력의 저하이다. 공정기술의 스케일링은 고용량을 제공하는 한편, 이 이득은 작아진 트랜지스터의 직렬저항의 증가에 의해 셀의 구동능력이 저하되는 대가로 얻어진다. 저하된 구동능력은 셀에 전하를 충전복원하는 과정을 느리게 하여 결국 주어진 시간안에 셀이 충분한 전하를 가지지 못하게 만든다. DRAM 동작들은 셀의 파괴적인 특성 때문에 복원 과정이 필요한데, 이 복원 과정 중에 쓰기 복원 과정이 타이밍 제약조건을 만족하는 데에 있어서 가장 어려움을 가지고 있다. 따라서, 본 논문에서는 DRAM 쓰기복원과정에서 전하 충전량을 개선하여 DRAM 리프레시 주기를 증가시키고자 한다. 이를 위해 셀의 충전시간과 리프레시 주기와의 관계를 회로 시뮬레이션을 통해 모델링하고, 모델링을 통해 획득한 관계를 이용하여 리프레시 빈도를 감소시킨다. 또한, 쓰기복원시간 증가에 의해 발생하는 성능 감소를 리프레시 대기시간을 활용한 스케쥴링 기법을 적용하여 최소화한다.
PCM은 DRAM과 유사한 수준의 읽기 레이턴시를 가지고 있고, NAND보다 우월한 쓰기 레이턴시를 가지고 있어서 차세대 메모리로 많은 기대를 받고 있다. 하지만 쓰기과정에서 발생하는 중대한 문제점들이 해결되어야 PCM의 신뢰성을 확보할 수가 있는데, 이 중 하나가 쓰기간섭(Write Disturbance) 문제이다. PCM에서는 반복되는 쓰기는 주변 셀의 데이터를 파괴한다. 이것이 발생하는 횟수는 제조사에 따라 다르지만 불과 수천번 반복된 쓰기에도 발생할 수 있다. 이는 DRAM 리프레시 동작과 개념이 유사한 scrubbing 동작을 통해 해결할 수도 있다. 하지만, 대용량인 PCM을 고려해볼 때 scrubbing에 의한 쓰기 횟수가 본래의 쓰기 횟수를 초과할 정도로 많은 비용이 발생한다. 따라서, 본 논문에서는 저비용으로 PCM의 쓰기간섭문제를 해결하기 위해 쓰기전용 캐시를 활용한 아키텍처적인 기법을 제안한다. 제안된 아이디어는 상대적으로 저용량의 쓰기전용 캐시를 두고, 랜덤확률 캐시삽입 정책을 사용하여 PCM의 특정 어드레스에 집중되는 쓰기를 캐시로 분산시킨다. 또한, 쓰기전용 캐시에 의해 PCM으로 인가되는 전체 쓰기 횟수의 감소로 인해 PCM의 내구도 향상도 기대할 수 있다.
정리하면, 본 학위논문에서는 고용량 DRAM에서의 리프레시 비용증가 문제와 PCM에서의 쓰기간섭 문제를 해결하기 위해 미디어의 물리적 현상을 분석하고 활용한 아키텍처 기법을 제안한다. 본 논문의 포괄적 목표는 메모리 미디어의 특성개선을 통한 고용량 메모리 시스템의 사용가능성을 가시화하는 것이다. 해당 메모리 미디어의 특성개선을 통해 메모리시스템의 성능개선 및 에너지감소, 그리고 신뢰성 증가를 보이고자 한다. 시스템 시뮬레이션을 통해 제안하는 기법들의 이득을 정량적으로 보이고, 시뮬레이션 결과의 분석을 통해 의미있는 아키텍처적 결론을 도출한다.
