The three-dimensional integrated circuit (3-D IC) stacking technology using the through silicon vias (TSV) and the silicon interposer has finally been applied to semiconductor packaging technology and open new paradigm for high-performance ending 2-D shrinking by Moore’s law. However, this 3-D semiconductor stacking requires expensive TSV processes and packaging techniques. As the number of vertically stacked dies by the so-called "Kim’s law" increases every year, it is predicted that it will be hard to accommodate the wired power delivery network for power supply of those dies within in an available area of the package. Therefore, in this thesis, we proposed a wireless power transfer (WPT) scheme using magnetic-field resonance coupling (MFRC) technology in 3-D IC to overcome the limitation of the conventional power transmission method using wired power distribution network. In addition, we analyze the proposed scheme by physically modeling the magnetic-field resonance coupling phenomenon and design the rectifier circuits for the proposed scheme using the CMOS process. Finally, we experimentally verified and validated the proposed MFRC-WPT scheme by operating the analog circuit designed on the chip with the rectifier circuits.
무어의 법칙에 의한 기존 이차원 방식의 반도체 미세화 공정을 이용한 반도체 성능 향상이 한계에 다다르고, 마침내 관통 실리콘 비아(TSV)와 실리콘 인터포저를 이용한 삼차원 반도체 (3-D IC) 적층 기술이 테라바이트 대역폭을 가능하게 하는 반도체 패키징 기술의 새로운 패러다임을 열었다. 하지만, 이러한 삼차원 반도체 적층을 위해서는 값비싼 TSV 공정과 패키징 기술이 필요하게 되고, 이른바 “김의 법칙”에 의한 적층되는 삼차원 반도체 다이의 수가 꾸준히 증가함에 따른 패키지 단에서 전력 전달을 위한 전력전달망의 요구를 점차 감당하기 힘들 것으로 예측된다. 본 학위논문에서는 기존의 이러한 유선전력전달 방법의 한계를 극복하고자 삼차원 반도체에 자기장 공명 기술을 이용한 무선전력전송 도식을 처음으로 제안하였다. 뿐만 아니라, 자기장 공진 커플링 현상을 물리적으로 모델링하여 현상을 분석하고, 제안한 도식에 필요한 정류 회로 등을 CMOS 공정을 이용하여 설계하였으며, 실험을 통하여 제안한 무선전력전송 도식을 이용하여 직접 설계한 아날로그 회로를 동작시켜 그 실효성을 입증하였다.
