The ever-increasing data rate demands necessitate the emergence of new communication standards operating at higher data rates. Even though the clock and data recovery circuits have been proposed to support various data rate of Ethernet standards, these architectures cannot achieve a low clock jitter with a fully channel-independent operation. In this thesis, a single LC VCO-based transceiver IC to guarantee the low clock jitter with the fully channel-independent operation is proposed. In this architecture, the injection locked loop with a natural frequency detector and the improved clock path to achieve a better performance of the clock recovery are also proposed.
시간이 지남에 따라 증가하는 통신 대역폭 요구에 따라 이더넷 규격의 데이터 속도가 증가해왔다. 다양한 이더넷 데이터 속도를 지원하기 위하여 클럭 및 데이터 복원 회로도 발전을 해왔으나 낮은 클럭 지터를 보장하면서 동시에 완전한 채널 독립 동작 요건을 갖추진 못하였다. 본 논문에서는 단일 LC 전압 제어 발진기를 기반으로 하여 낮은 클럭 지터를 가지면서도 완전한 채널 독립 동작을 가능하게 하는 송수신기 집적 회로 구조를 제안할 것이다. 이를 위하여 고유 주파수 검출기를 기반으로 하는 주입 잠금 루프와 추가적인 클럭 성능 향상을 위한 개선된 클럭 경로 구조가 구현 되어 있다.
