For power efficiency and reduced design complexity, a SAR-assisted continuous-time delta sigma modulator (CT DSM) has been proposed and researched. Using SAR ADC as a multi-bit quantizer in the modulator, the design of multi-bit quantizer is quite simple and compact. Its power consumption also could be saved.
A CT DSM with delta conversion based SAR ADC has been proposed to reduce the burden of internal conversion speed for SAR ADC. The delta conversion scheme utilizing oversampling characteristic could effectively reduce the number of conversion cycle. It operates 600 MS/s with a 10 MHz BW, which has 5-bit SAR ADC as a multi-bit quantizer. The prototype was implemented in a 28 nm CMOS process and achieves a peak 67.4 dB SNDR and the power consumption of 8.9 mW
A CT DSM with SAR-assisted digital-domain noise coupling (DNC) introduces a high-order continuous time (CT) delta sigma modulator (DSM) that applies digital-domain noise coupling (DNC) based on the structural advantages of the SAR ADC, which makes the implementation of second-order noise coupling very simple. Due to digital-domain implementation as well as the SAR ADC where the key building blocks are embedded for the proposed DNC, a compact and power-efficient modulator could be designed. For low circuit noise, a feedback DAC is implemented with a tri-level current steering DAC. Tri-level data-weight averaging (TDWA) improves the linearity of the DAC. With the proposed DNC and TDWA, the prototype CT DSM fabricated in a 28 nm CMOS achieves a peak 74.4 dB SNDR and an 80.8 dB dynamic range (DR) for a 10 MHz BW with an OSR of 16, resulting in a Schreier FoMDR of 174.5 dB. The chip area occupies 0.1 mm2 and the power consumption is 4.2 mW.
파워 효율과 디자인 난이도를 줄이기 위해 축차 비교형 데이터 변환기를 활용한 연속시간 델타 시그마 변환기를 제안하며 연구해 왔다. Multi-bit을 갖는 양자화기로서 축차 비교형 데이터 변환기 구조를 사용함에 따라 간단하게 디자인이 가능하며 작은 사이즈로도 구현이 가능하다. 파워 소모 또한 줄일수 있었다.
연속시간 델타 시그마 변환기안에 사용되는 축차 비교형 데이터 변환기에 대한 내부 속도에 대한 부담을 줄이고자 하였으며 델타 변환 기법을 제안하였으며, 이를 활용해 내부 비교 사이클을 효과적으로 줄일수 있었다. 제안한 기법을 통해 600MS/s 10MHz 대역폭을 갖는 연속시간 델타 시그마 변환기 구조에 5bit을 갖는 축차 비교형 변환기를 multi-bit quantizer로 사용하였으며 이를 검증하였다. 28나노 공정으로 제작하였으며 최고 성능은 67.4dB SNDR을 얻고 파워는 8.9mW 소모하였다.
축차 비교형 데이터 변환기를 이용한 디지털 도메인에서 처리되는 노이즈 커플링 기술을 제안하여 고차의 연속시간 델타 시그마 변환기를 구현하였다. 축차 비교형 데이터 변환기의 구조적 장점을 활용하였기 때문에 제안하는 방식을 위해 필요한 블록들은 간단하게 구현이 가능하며 노이즈 커플링을 위한 2차 필터는 디지털 도메인에서 구현이 됨으로 이 또한 상당히 간단하게 디자인 할 수 있다. 전체 변환기의 노이즈를 줄이기 위해 3개의 상태를 갖는 디지털 아날로그 변환기를 사용하였으며, 이 변환기의 선형성 개선을 위해 3개 상태를 갖는 데이터에 기반한 랜덤기를 활용하여 선형성을 상당히 개선하였다. 제안한 구조는 28나노 공정으로 제작되었으며, 10MHz 대역폭에서 74.4dB SNDR과 80.8dB 의 dynamic range 특성을 갖는다. Schreier FoM은 174.5dB를 얻었으며 전체 칩 면적은 0.1mm2 이며 파워는 4.2mW를 소모하였다.
