A MDLL-based clock multiplier with a two-step phase aligning architecture and a dual-pulse charge-pump (CP) is proposed to reduce the reference spur level. The architecture has a PLL mode to align the coarse phase and a MDLL mode to obtain a delay-lock. With non-overlap dual PD pulses in the MDLL mode, the CP is directly calibrated in the runtime to minimize its phase offset. A discrete-time noise transfer function (NTF) is also derived to estimate the phase noise of multiplying-delay line (MDL) from that of delay line (DL). The NTF includes aliasing effect and shows better accuracy than the prior VCO realignment based approaches. This clock multiplier occupies an active area of 0.047 $mm^2$ in 40 nm CMOS process. The clock multiplication ratio (N) is an integer value from 8 to 27. With a low-cost 19.2 MHz TCXO reference, 153.6-518.4 MHz clocks were successfully generated, and a phase noise of -124 dBc/Hz at 100 kHz offset from a 518.4 MHz clock, RMS jitter of 1.28 ps, and -65.5 dBc reference spur were measured. The power dissipation at 518.4 MHz was 2.6 mW from the 1.8 V and 1.1 V supplies.
낮은 기준클럭스퍼를 얻기 위한 2단계의 위상정렬 구조와 이중펄스 전하펌프를 사용한 MDLL기반의 주파수 체배기를 제안하였다. 상기 구조에는 대략의 위상정렬을 위한 PLL모드와 지연 잠금을 위한 MDLL모드가 있다. 위상 오프셋을 최소화하기 위해서 겹치지 않는 이중 펄스를 사용하여 전하펌프를 동작 중에 직접적으로 보정한다. 또한 MDL의 위상잡음을 DL의 잡음으로부터 계산할 수 있는 이산시간 잡음전달함수를 유도하였다. 상기 잡음전달함수는 앨리어싱 효과를 포함하고 있고 기존의 VCO재정렬 방식의 분석보다 더 정확하다. 제안하는 클럭체배기는 40나노 공정으로 제작하였고 회로면적은 0.047 $mm^2$이다. 낮은 비용의 19.2 MHz 온도보상 수정 발진기를 기준 클럭으로 사용하여 153.6-518.4 MHz의 클럭을 생성하였고 518.4 MHz 출력에서 100kHz 오프셋 위상잡음으로 -124 dBc/Hz를 나타내었다. 측정한 위상지터의 실효치는 1.28 ps이고 스퍼는 -65.6 dBc 이다. 518.4 MHz를 출력할 때 1.8 V와 1.1 V의 공급전원에서 2.6 mW의 전력을 소모한다.