Performance of organic field-effect transistors (OFETs) is influenced by various factors such as the mobility of organic semiconductors, dielectric constant and thickness of gate dielectrics, channel geometry, dielectric/ semiconductor interfaces, and contact resistances at source and drain contacts. Recently, contact engineering and thus measurement of contact resistance are increasingly becoming vital as the channel resistance continues to reduce with the development of high-mobility materials. Previously reported methods for contact resistance measurement, however, had limitations, for example, in terms of separate source and drain extraction and/or gate voltage dependency, calling for an alternative method. The aim of this study is to present a new systematic methodology which overcomes such limitations. The study specifically focuses on the extraction of the source contact resistance, as the effect of the source contact resistance could particularly be detrimental. Based on device physics, it is shown that the gate voltage dependent source contact voltage Vss can be expressed by two values, namely the intrinsic and extrinsic field effect mobility, the former of which can be extracted from so-called transmission line method (TLM). Upon reorganization of data that are obtained from standard FET characterization, the current-voltage (I-VSS) characteristics of the source contact can be obtained whether the contact is limited by resistance, diode-like rectifying contact, or their combination. This theoretical derivation procedure is verified by simulation. Extraction of the source I-V curve is successfully accomplished for various source components, proving the validity of the proposed method. The study presents a new systematic approach to obtain not only the distinguished source contact resistance with gate voltage dependency, but also the I-V characteristics of such contacts, which can provide one with additional insights to its nature in a self-consistent manner.
유기 전계 트랜지스터(OFET)의 성능은 유기 반도체 물질, 절연층의 유전상수와 두께, 채널의 기하학적 구조, 절연층과 반도체층의 계면 그리고 접촉 저항에 의하여 영향을 받는다. 최근, 채널 저항이 고-이동도 유기 반도체 물질의 발전으로 감소하며 접촉 저항에 대한 공학과 측정이 점점 주목 받고 있다. 하지만, 과거에 보고된 논문에서 제시하는 접촉 저항 측정 방법은 소스와 드레인 저항을 분리한 측정 혹은 게이트 전압에 따라 달라지는 접촉 저항의 양상을 판단하는데 한계가 있어 이를 극복할 수 있는 새로운 측정법이 요구되고 있었다.
이 연구의 목적은 이러한 제한들을 극복할 수 있는 체계적인 방법론을 제시하는데 있다. 특히, OFET의 성능 저하에 치명적인 소스 접촉 저항의 추출에 중점을 두었다. 반도체 소자 물리에 기반하여, 게이트 전압에 따른 소스 접촉 저항 Vss가 고유 이동도와 외인성 이동도로 추출 될 수 있다는 것을 이론적으로 유도하였다. 게이트 전압을 드레인 전류와 대응시켜 소스 접촉 저항의 I-V 특성까지 얻을 수 있다는 것을 보인다.
이러한 이론적 결론은 PSPICE 시뮬레이션을 통하여 검증을 한다. 시뮬레이션 상, 소스 저항이 발현되는 대표적인 3가지 양상인 선형적 저항, 정류 특성을 가진 다이오드, 그리고 포물선형을 띠는 다이오드-연결식 트랜지스터로 소스를 구성한 후, 해당 구성의 원본I-V 특성을 측정 데이터를 통하여 역 추출 I-V 특성과 대조시켜 증명시켰다. 일반적으로 소자 측정 데이터를 통하여 구할 수 있는 외인성 이동도와는 달리, 고유 이동도는 직접적으로 얻을 수 없으므로 시뮬레이션에서 따로 설정을 하여 우선 이론의 유효성을 입증하였다.
그 후, 고유 이동도를 Transmission Line Method (TLM)을 이용하여 추출하여 추출값과 설정값을 비교하여 유효성을 입증시켰다. 결국, 실험 데이터로 모두 획득 가능한 고유 이동도와 외인성 이동도를 통하여 설정한 소스 구성의 I-V 특성을 얻어내는데 성공한다. 해당 논문에서 제시하는 방법은 실제 OFET의 소스 저항 특성을 간편하게 얻고 이해하는데 매우 효율적으로 앞으로 다양한 OFET 소자를 분석하는데 유용할 것으로 보인다.
