As the demand for higher data rate and larger DRAM capacity in recent server memory, DDR memory has been evolved in a variety of ways, and in DDR4, a buffer chip called the Data Buffer (DB) has also been integrated. However, there still remain problems such as multi-drop data transfer paths, PVT variation and cross-talks.
In this Master of Science thesis, the proposed transceiver circuit can remove or mitigate these issues. DIMM channel model implemented with HFSS tools provides much precise signal transfer characteristic to de-termine the transceiver circuit specification. The forwarded clock with the delay lock loop (DLL) can track the jitter due to PVT variation on clock path. Based on this clock scheme, an additional sampler which tracks the data edge (clock-data recovery logic) can track the jitter due to that on data path. In addition, the decision feed-back equalizer (DFE) can be used to remove the reflection from the channel and the multi-drop path, and the SNR degradation due to cross-talk can be mitigated by using 3x-Oversample and majority vote based sampler scheme.
서버향 메모리의 더 높은 전송 속도와 더 높은 디램 집적에 대한 요구가 점점 증가해가고 있음에 따라 DDR 메모리는 다양한 방식으로 발전해왔으며, 4세대에서는 데이터 버퍼라는 버퍼 칩도 집적되었다. 그러나 여전히 다중 접속 전달 특성과 공정-전압-온도 변조 그리고 누화 등의 문제가 남아있다.
본 학위 논문에서 제안하는 송수신기 구조를 이용하면 이러한 문제들을 해결하거나 완화할 수 있다. 먼저 정확한 전달 특성을 기반으로 회로를 구현하기 위해 HFSS를 이용하여 DIMM 채널을 모델링 하였다. 전달된 클록을 지연 고정 루프를 이용하여 단위 지연량을 고정시킴으로써 클록 경로에서 발생한 공정-전압-온도 변조에 의한 지터를 추적할 수 있도록 하며, 이러한 클록 구조를 기반으로 데이터 가장자리 추적 표본기를 추가해 (클록 데이터 복원 논리) 데이터 경로에서 발생한 공정-전압-온도 변조에 의한 지터를 추적한다. 또한, 판정 궤환 등화기를 이용하여 채널과 다중 접속 전달에 의한 반사된 신호를 제거할 수 있으며, 세 배 과다 표본을 이용해 누화에 의한 신호 대 잡음 비 저하를 완화할 수 있다.