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Device structure and fabrication process for high performance polysilicon thin film transistors = 고성능 다결정 실리콘 박막 트랜지스터를 위한 소자의 구조 및 제작 공정
서명 / 저자 Device structure and fabrication process for high performance polysilicon thin film transistors = 고성능 다결정 실리콘 박막 트랜지스터를 위한 소자의 구조 및 제작 공정 / Yong-Min Ha.
발행사항 [대전 : 한국과학기술원, 1994].
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This thesis reports on materials including the active poly-Si film and the gate oxide, device structures, and fabrication processes for high performance poly-Si thin film transistors (TFT's) fabricated in the poly-Si films formed by solid phase crystallization (SPC) of amorphous Si (a-Si) films. In order to investigate the effects of oxygen on the crystallization of a-Si films and the characteristics of poly-Si TFT's, oxygen ions are implanted into the a-Si film deposited at 540℃. The resulting films are investigated using transmission electron microscopy (TEM), x-ray diffraction (XRD), and also by measuring the electrical characteristics of poly-Si TFT's. The development of {111} texture as a function of annealing time is similar to films implanted with Si, with higher oxygen samples showing more texture. TEM shows that the grain size of completely crystallized films varies little with oxygen concentration. The electrical performance of TFT's are found to degrade with increasing oxygen dose. The trap state density increases from $5.6×10^12/㎠$ to $9.5×10^12/㎠$ with increasing oxygen dose. It is concluded that for a high performance TFT, oxygen incorporation in the Si film should be kept to $10^19/㎤$ or less. For the gate insulators of low temperature poly-Si TFT's, $SiO_2$ is deposited using a lamp-heated rapid thermal chemical vapor deposition (RTCVD). The deposition phenomena and the electrical characteristics are investigated. The breakdown electric field distribution of the MOS capacitors is narrow and high enough to be used as gate insulators. It is believed that since the deposition apparatus is a cold wall type reactor, the $SiO_2$ films can be deposited without $SiO_2$ particle generation. Poly-Si TFT's are fabricated below 600℃ using the RTCVD $SiO_2$ as the gate insulators. The poly-Si TFT's show the anomalous leakage characteristics. From conventional structure TFT's and edgeless leakage current by trap-assisted field emission, the leakage current believed to flow through the edge surface of active region, and the leakage current from the drain junction to the gate insulator. The offset-structure with offset region of 0.5㎛ can suppress the anomalous leakage current at the drain voltage of up to 10V. With additional offset-length, the on-current decrease drastically while the leakage current does not decrease. Thus, in order to optimize the on-off current and to obtain the reproducible results, a new self-aligned offset-structure using Pt silicide is designed and implemented. The offset-length can be controlled easily by the deposition thickness of Pt. The anomalous leakage currents are suppressed with the slight decrease of the on-current. The performance of poly-Si TFT's can be improved by thinning the active poly-Si film after crystallization of deposited a-Si film. The final thickness of the active film can be controlled precisely and reproducibly using electron cyclotron resonance (ECR) plasma oxidation and wet etch. The surface of the remained active film is very smooth. All the parameters of a fabricated very thin film (28nm) poly-Si TFT are better than those of a device with thick film. Especially, the subthreshold slope is lowered very much. In addition, the leakage current in short channel devices at negative voltage and at Vds=1V is reduced very much in very thin film TFT's. Finally, the hydrogenation mechanism of top-gated poly-Si TFT's are investigated by measuring the devices with various sizes before and after hydrogenation. Hydrogen seems to be introduced through the gate oxide laterally and passivate the front gate oxideactive poly-Si interface and the front active layer. Since hydrogen is also introduced though the back oxide laterally, the mobility is improved very much in a narrow p-channel TFT while the subthreshold slope is independent of channel width in addition, both the mobility and the subthreshold slope of a narrow accumulation-type p-channel TFT is improved very much. It is difficult to explain the hydrogenation mechanism with one predominant diffusion path. Instead, it seems that hydrogen introduced through different paths affects the device parameters differently.

본 논문에서는 비정질 실리콘 박막으로부터 고상 결정화된 다결정 실리콘 박막을 이용하여 트랜지스터를 제작할 때 중요한 요소인, 활성 영역으로 사용되는 다결정 실리콘과 게이트 절연막, 소자의 구조, 그리고 제작 공정에 관하여 기술한다. 저온공정으로 박막트랜지스터를 제작할 경우 다결정 실리콘에 유입되는 산소에 의하여 소자의 성능이 저하되는데, 산소의 영향을 정량적이고 체계적으로 알아보기 위하여 비정질 실리콘박막에 이온주입기를 사용하여 산소 이온의 양을 달리하여 주입한 후, 전자투과 현미경과 X선 회절을 이용하여 고상결정화 현상을 관찰하고 실리콘 박막 트랜지스터를 제작하여 전기적 특성을 관찰하였다. X선 회절 결과의 {111} 피크 변화를 보면 실리콘 주입 실험에 의한 결과와 같이 산소의 량이 많은 박막의 피크가 크게 측정되었다. 그러나, 전자 투과 현미경 측정 결과를 보면 산소의 농도에 관계없이 결정 크기가 비슷한 것을 알 수 있다. 박막 트랜지스터 특성으로부터 구한 트랩 농도는 산소 농도를 증가시킴에 따라 $5.6×10^12/㎠$ 에서 $9.5×10^12/㎠$까지 증가하였다. 따라서, 우수한 박막 트랜지스터를 얻기 위하여는 박막내로 유입되는 산소의 농도를 최대한 줄여야 한다는 것을 알 수 있다. 600℃ 이하의 저온 다결정 박막 트랜지스터의 게이트 절연막으로 실리콘 산화막을 급속 열처리 방식의 LPCVD를 이용하여 형성하였다. 산화막 퇴적 특성과 전기적 특성을 살펴보면, 급속 열처리 방식의 CVD가 cold wall 방식이기 때문에 기상 반응에 의한 먼지 형성이 적어서 전기 절연 파괴 특성이 우수함을 알 수 있다. 이 산화막을 게이트 절연막으로 사용하여 다결정 박막트랜지스터를 제작하고 전기적 특성을 고찰하였다. 전형적인 구조의 박막 트랜지스터와 습식 식각에 의한 옆면을 가지지 않는 활성층 구조의 박막 트랜지스터로부터 off 상태의 누설 전류는 드레인 영역에서 전기장에 의하여 트랩을 통하여 터널링되는 전류, 습식 식각에 의하여 생겨난 옆면을 통하여 터널링되는 전류, 그리고 드레인에서 게이트 절연막을 통하여 흐르는 전류의 세가지 유형으로 구분 가능하였다. 이러한 비정상적으로 큰 누설 전류는 0.5㎛의 offset 영역으로 드레인 전압 10 V까지는 억제시킬 수 있었다. 더 이상 offset 길이를 증가시키더라도 누설 전류는 줄어 들지 않고 on 전류만 감소하게 된다. 따라서 on 전류와 누설 전류의 크기를 최적화하고 재현성 있는 결과를 위하여 자기 정렬된 offset 구조의 박막 트랜지스터가 필요하게 된다. 백금 실리사이드를 이용한 새로운 자기 정렬된 offset 구조의 박막트랜지스터를 고안하고 제작하였다. Offset 길이는 증착하는 백금의 두께를 조절함으로써 쉽게 조절이 가능하다. 제작된 트랜지스터에서 on 전류는 크게 감소되지 않고 비정상적인 누설 전류는 억제되었다. 비정질 실리콘 박막을 고상 결정화한 후에 활성층 박막으로 사용된 다결정 실리콘 박막을 얇게 함으로써 트랜지스터의 성능을 향상시킬 수 있다. ECR 플라즈마 산화막을 성장시킨 다음 산화막을 식각하여 박막을 깍아냈다. 28 nm 두께의 활성층을 가진 트랜지스터의 on-off 특성 모두가 두꺼운 박막의 트랜지스터보다 우수하였다. 특히, 수소화 이후 짧은 채널의 소자에서 낮은 드레인 전압에서의 누설 전류 특성이 크게 향상되었다. 마지막으로 상위 게이트 구조를 갖는 박막 트랜지스터의 수소화 기구에 대하여 고찰하였다. 다양한 크기를 갖는 소자의 전기적 특성을 수소화 전후에 측정 비교함으로써 수소의 확산 경로를 모델링 하였다. 수소는 주로 게이트 산화막을 타고 수평으로 확산하여 게이트 산화막-채널 계면과 채널 상층부의 트랩을 passivation하여 문턱전압, 전자이동도, 문턱영역 기울기 특성을 향상시킨다. 또한 수소가 뒤쪽 산화막을 타고 수평으로 확산하여 채널의 하층부를 passivation하기 때문에 좁은 n-채널 소자의 전자 이동도가 크게 증가되고, 좁은 accumulation 형의 p-채널 소자의 문턱 영역 기울기와 전자이동도가 크게 증가된다. 따라서, 수소화 기구를 하나의 확산 경로만으로 설명하는 것은 불가능하고 여러 경로로 유입된 수소가 소자의 특성에 서로 다르게 영향을 끼치는 것을 알 수 있다.

서지기타정보

서지기타정보
청구기호 {DEE 94045
형태사항 iv, 137 p. : 삽화 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 하용민
지도교수의 영문표기 : Choong-Ki Kim
지도교수의 한글표기 : 김충기
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학과,
서지주기 Includes references
주제 Plasma-enhanced chemical vapor deposition.
Solid freeform fabrication.
Silicon polymers.
박막 트랜지스터. --과학기술용어시소러스
화학 증착. --과학기술용어시소러스
절연막. --과학기술용어시소러스
게이트 (반도체). --과학기술용어시소러스
Thin film transistors.
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