This work demonstrates a compact and low power wideband full binary DAC that reduces the circuit complexity by eliminating non-essential building blocks such as the binary-to-thermometer decoder and by utilizing the Stacked Unit Cell (SUC) structure instead of the traditional two-dimensional (2D) current source matrix. As a result of the recent advances in CMOS processes, the current source matching for a 6 bit DAC has become a non-critical design challenge. Thus, the circuit complexities from the popular common centroid 2D current source matrix and thermometer decoding seem to be unnecessary expenses; hence, they are deliberately removed in this work. By using identical unit slices in composing binary-weighted current sources, the code-dependent timing skew and the parasitic-induced output impedance reduction problems have been alleviated.
For the application of the ultra-high-speed sampling rate such as wireless chip-to-chip communication, this work proposes a 6 bit 20 GS/s full binary 2-times interleaved current-steering DAC. For the design of low power and small area at the ultra-high-speed sampling rate, SUCs based 6 bit full binary architecture was used in the sub-DACs. To resolve the effect of the huge glitch in major-code transition and to guarantee the synchronization among the widely spread unit cells, a 2-times interleaving architecture was utilized. By the appropriate selection and the optimum design for the implementation of a path selector, this work reduced the hardware burden and used the single power supply of 1.2V. The prototype demonstrated stable performance for the entire range of signal frequencies at 20GS/s and showed the FOM comparable with that in the-state-of-the-art designs in 65 nm CMOS technology.
본 논문은 초고속 광대역 동적선형성을 갖는 저전력 저면적 디지털-아날로그 변환기 설계에 관한 것이다. 신호의 주파수가 높아질수록 전류 구동 DAC 설계에 있어 중요한 점 중의 하나는 고주파 영역에서 단위 전류원의 출력단 임피던스가 감소하는 것을 극복하며 동적선형성을 안정적으로 유지하는 것이다. 기존의 2차원 전류원 매트릭스 배열에 기반한 커먼 센트로이드 기법은 뛰어난 정적선형성을 제공하지만, 전류원의 출력단에 큰 값의 기생 커패시턴스를 생성하여 고주파 신호에서 동적선형성을 저하시킨다. 광대역에 걸쳐서 높은 동적선형성을 확보하기 위해서 단위 전류원(스위치 드라이버, 차동 스위치, 캐스코드 트랜지스터, 전류원)을 적층식 구조로 설계하여 내부 연결을 위한 연결선의 길이를 짧게 하여 전류원 출력단의 기생 커패시턴스 성분을 감소시키고, 이진 가중치를 갖는 각 비트를 생성하기 위하여 적층 단위 전류원(Stacked Unit Cell, SUC)을 세로 열로 묶음으로써 레이아웃 면적을 최소화시킨 고속 광대역 설계 기법을 제안한다.
또한, 초고속 샘플링 DAC의 전력소모를 줄이고 칩 면적을 최소화하기 위해 SUC에 기반한 바이너리 구조의 sub-DAC를 사용한 2-time interleaved DAC와 path selector를 결합한 구조를 제안하였다. 바이너리 DAC는 별도의 디코더가 없어 작은 면적으로 전력소모가 작지만, 디지털 입력코드의 mid-code 변환시에 큰 glitch가 발생하고 이는 샘플링 속도가 증가할수록 악화된다. 제안 구조는 path selector를 사용하여 데이터 변환시에 sub-DAC의 출력을 dummy 출력 노드에 연결시켜 입력코드의 스위칭에서 발생하는 glitch가 출력에 전달되는 것을 완화하였고, 초고속 샘플링 동작시에 단위 전류원 간의 스위칭 타이밍 불일치로 인한 성능 저하를 감소시켰다. DAC 출력 전류량의 변화에 따른 path selector 스위치 동작 영역의 변화와 DAC 출력 임피던스의 비선형성을 막기 위해 path selector 스위치를 deep triode 영역에서 동작시키며, path selector 스위치의 게이트 부스팅을 위한 부스팅 회로의 고전압 사용에 따른 leakage current의 증가와 이로 인한 성능 저하 현상을 분석하였다. 제안된 DAC는 65nm CMOS 공정으로 제작되어, 20GS/s Nyquist 출력주파수까지 35.1dB 이상의 SFDR 성능과 242mW의 전력소모량을 측정하였고, state-of-the-art 수준의 설계들과 비교할 때 대등한 수준의 FOM 성능을 확인하였다.
