An energy-efficient analog SRAM (A-SRAM) is proposed to eliminate redundant analog-to-digital (A/D) and digital-to-analog (D/A) conversion in mixed-signal systems, such as neuromorphic chips and neural networks. D/A conversion is integrated into the SRAM readout by charge sharing of the proposed split bit-line (BL). Also, A/D conversion is integrated into the SRAM write operation with the successive approximation method in the proposed inout (IO) block. Also, a configurable SRAM bit-cell array is proposed to allocate the converted digital data without unfilled bit-cells. The multi-row access decoder selects multiple bit-cells in a single column and configures the bit-cell array by controlling the BL switches to split BLs. The proposed A-SRAM is implemented using 65 nm CMOS technology. It achieves 17.5 fJ/bit energy-efficiency and 21 Gbit/s throughput for the analog readout, which are 64% and 1.3× better than those of the conventional SRAM followed by a DAC. Also, the area is reduced by 91% compared to the conventional SRAM with ADC and DAC.
혼성 시그널 프로세싱을 사용하는 뉴로몰픽 칩과 뉴럴 네트워크과 같은 예에서 많은 수의 아날로그 디저털 변환기와 디지털 아날로그 변환기를 대체하기 위해 에너지 효율적인 아날로그 정적 메모리를 제안 하였다. 디지털 아날로그 변환기는 제안한 split bit-line에서 전하 공유를 이용하는 방식으로 정적 메모리에 집적되었다. 또한, 아날로그 디지털 변환기는 연속 근사법을 사용하였으며, 이를 기존 정적 메모리의 IO 블록에 구현하였다. 또한 정적 메모리의 비트 셀 배열을 조정 가능하게 하여 낭비되는 비트 셀이 없도록 구현하였다. 다중 행이 접근 가능한 디코더를 이용하여 하나의 열에서 여러 개의 비트 셀을 접근할 수 있도록 하였고, 또한 비트 라인 스위치를 조절하여 조정 가능한 셀 배열 구조를 집적 하였다. 제안 된 아날로그 정적 메모리는 65nm CMOS 기술을 사용하여 구현하였다. 아날로그 데이터 접근시 17.5 fJ / bit 에너지 효율과 21 Gbit / s 처리량을 달성하였으며 이는 기존 SRAM 및 DAC 보다 64% 및 1.3배 향상되었다. 또한 기존 ADC, DAC 및 정적 메모리에 비해 면적이 91 % 감소했다.
