Recently, the spread of mobile device and the start of IoT era, ADC which has various specification is required for many application. Thus, Synthesizable IPs are attractive to satisfy the needs and to reduce design cost and time.
This paper is about design automation of SAR ADC. In this paper, proper switching method for digital control block implementation is introduced. And Clock gating logic is added for power saving of 3-input NAND gate comparator. Also, offset calibration and 2-point voting technique is proposed for auto place & route issues of comparator. CMOS switch is implemented by using tapless inverter cell. For better linearity, bootstrapped switch is synthesized by using power gating cell. Finally, capacitive DAC is generated automatically. The ca-pacitive DAC is described SKILL language with technology file link.
3 synthesizable SAR ADC examples show possibility of the approach and the methodology. The IPs has high portability, scalability, flexibility. Although the IPs has not high performance, but this is first step and It can be expanded to high speed, high resolution IP with low design cost and time by using proper calibration
본 논문은 SAR ADC의 설계 자동화에 대해서 연구한 논문이다. ADC에 들어갈 모든 block들을 디지털 cell로 구현하기 위해서 적절한 switching method, 즉 split cap + monotonic switching에 대해 소개하였고, 3-input NAND gate로 구현한 comparator의 문제점을 보완하기 위해서 clock gating block을 추가하고 power gating cell을 이용한 comparator를 제시하였다. 그리고 comparator에서의 문제점인 offset과 noise 문제를 해결하기 위한 technique들을 소개하였다. 또한, tapless inverter로 구현한 CMOS switch와 power gating cell을 이용한 bootstrapping switch를 소개하였다. 마지막으로 SKILL language를 이용하여 sandwich 구조의 unit capacitor를 가진 capacitor array를 자동으로 생성하였다.
첫 번째 chip인 12-bit 100KS/s ADC의 측정 결과로 digital cell로 구현한 IP의 가능성을 볼 수 있었고, 10-bit 20MS/s SAR ADC design을 통해 offset calibration의 function을 확인할 수 있었다. 마지막으로 11-bit 60MS/s SAR ADC design을 통해 standard cell로 만들어진 switch와 bottom plate sampling의 가능성을 알 수 있었고 이는 design을 더 높은 해상도, 빠른 속도로 만들기 위한 확장 가능성을 볼 수 있었다.
