As total system bandwidth increased, a semiconductor industry has been encountered a memory bandwidth bottleneck toward a high density and high bandwidth system. In order to overcome those limitations, a 3D stacked high bandwidth memory (HBM) based on a through silicon via (TSV) and fine pitch interposer technology is lately introduced. By adopting this structure, thousands numbers of input/output (I/O) channels with a fine pitch can be integrated on HBM interposer which enables a terabyte/s bandwidth system. To establish HBM based interface, it becomes essential to fabricate Silicon interposer due to its capability to process narrow signal width and space. Therefore, Silicon based HBM interposer becomes the key solution to mitigate bandwidth bottleneck of graphics module for high computing system. Since the channels performance is dominantly determined by HBM interposer, the design and analysis of signal and power integrity (SI/PI) for HBM interposer must be preceded thoroughly to guarantee the entire system performance.
For the signal integrity, design optimization of HBM interposer channels considering routing feasibility is discussed. In order to analyze channel characteristics to determine an optimal line width and space, frequency domain and time domain simulation are conducted respectively. All the proposed signals in HBM interposer are analyzed with the comparison of eye-opening voltage and timing jitter using 3D electromagnetic (EM) solver and SPICE.
On the HBM interposer, significant numbers of I/O are integrated and they tend to operate at the same time which leads to severe simultaneous switching noise (SSN). When SSN occurs, the performance of system can be heavily degraded. Total SSN is strongly related to the self-noise and transfer-noise. In this point of view, a proper PDN design to manage transfer noise which is closely related to transfer-impedance must be taken into account. The analysis of power distribution network (PDN) impedance of HBM interposer must be performed since it generally affects power supply to the chips as well as signal integrity. For PDN impedance analysis, Z-parameters depending on the various physical dimensions considering proposed PDN structures are simulated and compared. In order to suppress SSN, we suggest a metal-insulator-metal (MIM) de-cap scheme which can be commonly available for HBM interposer to reduce PDN impedance. Based on the designed physical dimension and material properties of HBM interposer, we successfully show that HBM interposer PDN can play an important role for the suppression of SSN.
시스템 전체 대역폭이 증가 함에 따라서 반도체 산업은 고 밀도 고 대역폭을 위한 메모리 성능 문제에 직면하게 되었다. 이러한 한계를 극복하기위해 3차원으로 집적된 실리콘 관통 비아와 인터포저 기술들을 적용한 고 대역폭 메모리가 새롭게 제안이 되었다. 인터포저를 적용 함으로 인해 수천 개의 채널들이 연결되어 테라 바이트 대역폭 시스템을 달성 할 수 있게 해주었다. 이런 인터페이스를 구축 하기 위해, 작은 폭을 가진 신호 선폭과 공간을 같는 실리콘 기판을 만드는 것이 아주 중요하게 되었다. 고 대역 메모리 인터 포저가 채널 성능의 대부분을 결정 할 수 있고 시스템 전체 측면에서 신호 무결정성 및 전원 무결정 을 고려한 디자인 및 분석이 필요로 하게 된다.
신호 무결정 성을 위해서 신호 연결 가능 성을 고려아혀 최적의 채널들을 위한 디자인이 제시 되었다. 이러한 최적 디자인을 제시하기 위해 주파수 및 시간 도메인에서 채널 특성을 면밀히 분석을 하였고, 최종적으로 아이 다이어 그램을 통해 그 결과를 확인하였다.
고 대역폭 메모리 인터포저 상에서 수 많은 채널이 동시 동작을 하게 되고 이는 곧 커다란 파워 노이즈를 야기 하게 된다. 이 때 야기된 파워 노이즈는 전체 시스템 성능을 저하 시킬 뿐만 아니라 전체 시스템 오작동에 이르게 할 것이다. 이를 위해 고 대역 폭 메모리 상에서 이런 파워 노이즈를 줄이기 위한 디자인 방법 론과 분석이 진행 되고, 이를 바탕으로 인터포저 상에서 파워 노이즈를 줄일 수 있는 디 커플링 캐패시터 방식을 제안 하여 성공적으로 파원 노이즈를 줄이는 것을 확인 하였고, 고 대역폭 메모리 인터포저가 신호 및 전원 무 결정성에 큰 역할을 할 수 있다는 것을 시뮬레이션 레벨에서 증명하였다.
