This dissertation proposes a low-power logarithmic resistance-to-digital converter (RDC) for multi-level cell (MLC) phase-change memory (PCM) readout. The proposed RDC is composed of a resistance-to-current converter (R2I) and a current-to-digital converter (I2D). A simple bleeding current source pair added to the R2I enhances the current settling speed and the sensing accuracy. The two-step I2D with a TDC-configured fine ADC could be designed with low-power consumption and small size owing to the time-reference generator that is shared by multiple channels and incorporates interpolation and size-scaling techniques. The total conversion time of the readout sensor including the R2I conversion is 100 ns, and the power consumption of a single-channel readout sensor is $60 \mu W$ under a 1.2 V supply. The ratio of the minimum decision step size to the full scale input current of the I2D corresponds to that of a conventional 9.6b linear ADC. The prototype chip is composed of 14-channels sharing a single time-reference generator, where each narrow single channel occupies $19 \mu m × 590 \mu m$ in a 65nm CMOS process.
본 논문은 멀티레벨 상변화 메모리의 readout을 위한 저전력 로그 저항-디지털 변환기 구조를 제안한다. 제안된 로그 저항-디지털 변환기는 저항-전류 변환기와 전류-디지털 변환기로 구성되어 있다. 먼저 기존의 저항-전류 변환기에 간단한 전류원 쌍을 추가함으로써 전류도달 속도와 전류센싱 정확도를 향상시키는 방법을 제안하였다. 또한, 시간-디지털 변환기 구조를 기반으로 제안된 두 단계 전류-디지털 변환기는 보간법과 크기비례축소법이 적용된 기준시간 생성기를 여러 채널이 공유할 수 있으므로 저전력과 작은면적으로 설계하기에 유리한 구조이다. 저항-전류 변환기의 동작을 포함한 총 변환시간은 100ns 이며, 전력소모는 1.2V 전원전압에서 $60 \mu W$ 이다. 설계된 비트형식은 5b 이지만, 최소결정단위를 기준으로 기존의 아날로그-디지털 변환기의 해상도로 환산하면 9.6b 의 해상도를 얻을 수 있다. 프로토타입 칩은 14 개의 채널들이 하나의 기준시간 생성기를 공유하도록 설계되었으며, 하나의 채널은 $19 \mu m × 590 \mu m$ 의 면적을 차지한다.
