Graphene nanostructure shows various intriguing quantum transport properties. Through reducing graphene width can make the quantum confinement energy gap which leads to overcome the gapless nature of gra-phene. Application of high bias voltage exposure resulted in the nanoconstriction of a graphene device. Each device showed different electronic transport properties.
We fabricated graphene devices and performed the bias voltage exposure process at low temperature in a cryostat. Non-suspended graphene devices showed a peculiar feature in current annealing stage. And also suspended graphene devices showed a different feature in current annealing stage. We achieved high mobility only in suspended graphene devices.
After the initial stage of current annealing, the conductance of the devices suppressed and showed quantum transport properties. And a sufficient iterations of the high bias voltage exposure processes showed a large I(V) gap behavior. The transformation of the electronic transport properties along with high bias voltage exposure processes can be attributed to the reduction of the graphene width.
During the high bias voltage exposure process, we controlled the bias voltage to ensure that the constriction processed sufficiently slowly. The resistance change rate is strictly controlled with a positive and/or negative feedback loop. With this method, we found very intriguing the evolution of various quantum phases in a disordered graphene device.
본 학위 논문에서, 그래핀 디바이스의 저온 양자 전도 특성에 대해 연구되었다. 처음 전자빔 식각 공정을 사용하여 디바이스를 제작하고 상온에서, 그래핀의 저항을 측정하였다. 그런데 ESD에 의해서 전극이 터지거나, 그래핀과 도체 사이의 접촉 저항이 높게 측정되었다. ESD의 문제를 하기 위해 EMC 시스템을 구축하여 디바이스를 측정을 하였다. 그리고 접촉 저항을 낮추기 위해서는 모든 전자빔 식각 공정의 파라미터를 조정하였다. 접촉 저항을 낮추기 위해서 가장 중요한 요소는 충분한 값의 dose를 주어야 된다는 것이고, 이 높은 dose에 맞추어서 다른 파라미터를 최적화 하였다.
Non-suspended 그래핀 디바이스와 suspended 그래핀 디바이스 각각에 대해서 current an-nealing을 진행하였다. Current annealing에 따른 각기 독특한 게이트 전압 의존도의 변화 과정을 보여주었다. 단순히 디락 피크의 위치가 0 V로 평행 이동하면서 피크가 뽀족해지는 것이 아니라 좀더 복잡한 과정이 존재했다. suspended 그래핀 디바이스에서 더 낮은 전압에서 안전적으로 current annealing을 진행할 수 있었다. 게다가 suspended 그래핀 디바이스에서 조심스럽게 cur-rent annealing을 진행하면 높은 이동도의 그래핀 디바이스를 만들 수 있었다.
Current annealing에 의해 뽀족한 디락 피크을 본 후, 더욱 뽀족한 피크을 만들기 위해 좀더 높은 인가 전압를 가하였다. 그러나 디바이스의 전도도는 지속적으로 낮아지면서, 이에 따라 이동도도 낮아졌다. 높은 인가 전압 노출를 거칠수록 전도도는 계속 낮아지며, 홀 양자 전도도 이하로 내려갈 때, 게이트 전압 의존도측정에서 피크-딥 구조가 두드러진다. 이러한 피크-딥 구조는 2차원 전도도 지도에서 쿨롱 다이아몬드로 나오고, 이는 그래핀 채널에 양자 점이 형성되었음을 의미한다. 그런데 높은 인가 전압 노출를 더욱 진행하면, 게이트 전압 의존도 측정에서 피크-딥 구조가 없어지면서, 전 구간에서 전도도가 억제된다. 인가 전압 의존도에서 보면 I(V) gap이 형성되어 있음을 알 수 있다. 대부분의 디바이스가 높은 인가 전압 노출을 거치면, 후반에 가서 큰 I(V) gap을 보이며, 이 디바이스의 SEM 측정을 하면 그래핀에 협착이 형성되어서 좁은 협착 채널이 있음을 알 수 있다. 즉 높은 인가 전압 노출에 의해 그래핀 폭이 줄어든 것이다.
높은 인가 전압 노출 과정은 냉각장치 안에서 고진공, 저온에서 실시간으로 그래핀 폭을 줄이는 방법이다. 고진공 상태이므로 과정에서 추가적인 오염이 없다. 반면에 플라스마 식각으로 만들어진 나노협착 디바이스들의 경우, 디바이스 마다 서로 다른 무질서 포텐셜을 가지므로, 같은 크기의 디바이스이더라도 서로 다른 전기 전도 특성을 보여준다. 따라서, 그래핀 폭 의존도를 뚜렷이 보여주지 못했다. 그러나 본 실험의 방법은 하나의 디바이스를 가지고, 저온에서 실시간으로 그래핀 폭을 줄이므로, 디바이스 따른 차이가 없다. 그리고 높은 인가 전압 노출 과정을 매우 느리게 진행하였고, 각 단계 마다 전기 전도 특성을 측정하였다. 따라서 그래핀 디바이스의 무질서 포텐셜 상황에 대해서 유추할 수 있었고, 그래핀 폭에 따른 전기 전도 특성 변화과정을 알 수 있었다.
특별히 전극 간격이 짧은 suspended 그래핀 디바이스에서 current annealing을 진행하면, 깨끗한 디바이스에서 보여주는 뽀족한 디락 피크을 보여주지 못한다. 그러나 이러한 무질서한 그래핀 디바이스를 가지고 통제된 높은 인가 전압 노출을 진행했을 때, 다양한 양자 상태가 점진적으로 변해가는 것을 확인 할 수 있었다. 그래핀 나노협착에 양자점이 형성 되려면, 줄어든 그래핀 폭에 따른 confinement gap과 strong bulk / edge disorder가 존재해야 된다. 즉 전극 간격이 짧은 suspended 그래핀 디바이스가 current annealing 덜 되어서 전하 섬을 형성 할 수 있는 무질서 포텐셜을 가지고 있었기 때문이라 생각된다. 즉, 같은 디바이스에서 통제된 높은 인가 전압 노출에 따라 그래핀 폭이 점진적으로 줄어들고, 남아 있는 전하 섬의 수에 따라 저온에서의 전기 전도 특성은 parallel double quantum dot, single quantum dot, single tunnel barrier 순으로 점진적으로 바꿔간다. 이는 그래핀 폭이 점진적으로 줄어들면서 그래핀 폭내의 전하 섬이 2 개에서 0 개로 하나씩 줄어든 결과에 따른 것이다.
대부분의 디바이스가 최종적으로 큰 I(V) gap을 갖게 된다. 이는 높은 인가 전압 노출에 의해 언젠가는 그래핀 폭이 충분히 줄어서 single tunnel barrier 역할을 하게 되기 때문이다. 그러나 모든 디바이스가 높은 인가 전압 노출 중간 단계에서 다양한 양자 전도 특성을 보여주진 않는다. 실험에서 보인 양자 점 특성은 전하 섬의 형성을 의미하는 것으로, 전하 섬는 두 가지 요소, con-finement gap과 무질서 포텐셜에 의해 형성된다. Confinement gap은 통제된 높은 인가 전압 노출에 의해 우리가 원하는 데로 점진적으로 크게 할 수 있었다. 그러나 무질서 포텐셜의 경우 디바이스 공정 과정에서 무작위 적으로 주어진 것이고, current annealing 과정에서도 무질서 포텐셜을 원하는 되로 조절 가능하지는 않다. 따라서 특정 무질서된 디바이스에서만 뚜렷한 양자 전도 특성의 변화를 보여준 것이다. 그런데 만약 무질서 포텐셜을 좁아진 그래핀 폭에 원하는 크기, 개수로 만들 수 있다면, 원하는 양자 전도 특성을 갖는 디바이스를 만들 수 있을 것이다.
여러 참고 논문에서도 큰 I(V) gap을 갖는 디바이스를 높은 수율로 만들었다. 그러나 본 실험의 통제된 높은 인가 전압 노출 방법은 I(V) gap의 크기도 점진적으로 크게 할 수 있음을 보였다. 이는 단순히 특정 전압 고정시킨 것이 아닌, 저항의 변화를 작게 유지하면서 전압을 조절하였기 때문에, 갑작스런 가속 변화를 줄였고, 이에 의해 점진적인 그래핀 폭이 줄어들어서, confinement gap이 점진적으로 증가하였기 때문이다. 물론 이 또한 모든 디바이스에서 I(V) gap의 크기도 점진적으로 크게 할 수는 없었다. 그래핀의 크기가 큰(> $수 \mu m$ ) 경우 갑작스럽게 붕괴되는 경우가 자주 발생하고, 그래핀의 크기가 작은(< 300 nm) 경우라 하더라고 간혹 갑작스런 변화를 보여준다. 따라서 어떤 디바이스에서 좀더 점진적인 I(V) gap 변화를 보여주는지, 혹은 특정 형태의 디바이스의 특정 높은 인가 전압 노출 과정으로 점진적인 I(V) gap 변화를 만들 수 있는지 등의 연구가 필요해 보인다.
