In this thesis we describe a diagnosis method to circuits that are described by RTLL(Register Transfer Level Language). This method is composed of two parts, namely fault isolation procedure and test generation procedure. The fault isolation procedure uses the violated expectation approach. In this step we generate the suspect list of a fault. To determine a most probable suspect among suspects, we generate tests for each suspect in the suspect list. The test generation method is similar to the path-sensitization procedure (D-algorithm). We define the behavior and control rule of the RTLL primitives to propagate values and inference through RTLL construct. And temporal logic is used to specify the digital circuits. If a fault is detected, then we can diagnose the causes of a fault by detecting the discrepancy between the actual value of the circuit and the expected value obtained from the temporal logic specification and generating tests. This system implemented by using C-Prolog in VAX/11/750.
VLSI chip 설계 및 생산 공정에서 오류 시험 문제는 전체 비용의 10 $\sim$ 60 \% 를 차지한다. 따라서 효율적인 오류 진단 방법이 요구된다. 본논문에서는 이를 위하여 functional level에서의 오류 진단 방법을 제안 한다. 이는 오류의 존재가 확인되면 오류의 원인을 밝혀내기 위하여 시스템의 모든 소자들로부터 오류의 영향을 받는 소자들을 분리한 후에 오류리스트에 들어있는 소자들에 대하여 시험 패턴을 생성함으로서 오류의 원인을 찾아 내는 방법이다. functional level에서의 오류 진단 방법은 오류 시험비용과 시간을 절약시켜준다. 그리고 이 방법은 많은 종류의 오류 모델을 찾아낼 수 있으며 가변성이 좋다. 본논문에서 제안되는 알고리즘은 VAX/11/ 750 에서 C_Prolog로 구현되었다.
