A novel concept of a field effect transistor called a junctionless field-effect-transistor (JL-FET) was recently introduced along with its extremely simple fabrication process due to the absence of the formation of junctions. Its high compatibility with the current CMOS technology and the easy fabrication process makes it one of the most promising alternatives to the conventional inversion-mode FET (IM-FET). For better control of the JL-FETs’ channel, a newly proposed device architecture having a multiple-gate (Mug) structure has become available to the standard CMOS technologies. Thus, it is timely to establish a compact model for the Mug-JL-FETs, which would provide us fast computation time for circuit simulators. In this context, this work presents a compact model of charge and drain current for JL-FETs. The modeling process starts from the parabolic potential profile assumption. The resulting mobile charge equations for the Mug-JL-FETs could be classified into two coordinates: Cartesian and Cylindrical coordinates. With superposition of the two models based on the different coordinates, more realistic shaped channels such as elliptical channel etc. could be also considered. The drain current could be obtained through the so-called decoupling method. This work also proposes the generalized threshold voltage model of tied and untied double-gate JL-FETs for a symmetric and asymmetric structure, which cannot be considered in the abovementioned compact charge model since the same gate bias is applied in the Mug-JL-FET model. The proposed models have been compared with the numerical simulation results and showed good agreement throughout.
본 논문에서는 새로운 컨셉의 금속 산화막 반도체 전계효과 트랜지스터 (모스펫)인 정션리스 트랜지스터의 다중 게이트 구조에 해당하는 전하, 전류의 컴팩트한 모델링을 정립하였다. 도핑이 된 채널에서는 푸아송 방정식에서 해를 얻기가 어렵기 때문에, 기존의 인버젼 방식의 트랜지스터 코어 모델에서 적용된 포텐셜 가정을 이용하였다. 인버젼 방식의 트랜지스터 코어 모델에서는 double-gate (DG) 구조의 모델을 1차 방정식으로부터, cylindrical-gate-all-around (Cy-GAA) 구조의 모델을 2차 방정식으로부터 유도한 것과 달리 정션리스는 동작 원리의 차이에 의해 DG 구조에서도 2차 방정식을 적용하게 되었다. 그 결과, 각 구조들의 컴팩트 전하 모델은 그 구조가 어떤 좌표에 속하는가에 따라서 구분이 될 수 있었고, 수치적인 시뮬레이터를 통해 얻은 결과와 매우 정확하게 일치함을 확인할 수 있었다. 또한, 구해진 컴팩트 전하 모델은 각 구조를 중첩 (superposition)함으로써, 좀 더 실제에 가까운 트랜지스터의 모양인 타원 구조에서도 성립함을 확인하였다. 나아가, Pao-Sah의 dual integral을 이용하여, 컴팩트 전하 모델은 다중 게이트 정션리스 트랜지스터의 드레인 전류 모델까지 확장할 수 있었으며, 전류 모델은 좌표의 종류에 무관하게 하나의 통일된 식으로 표현이 가능하게 되었다. 전류 모델은 3차원의 수치적인 시뮬레이터 결과와 비교되었고, 역시 높은 정확도를 보임을 확인하였다. 또한, 독립적으로 제어 가능한 DG 구조의 정션리스 트랜지스터의 문턱 전압에 관한 모델을 제시하였고, 비대칭적 게이트 구조에서 각 게이트에 다르게 전압이 인가될 때 가장 문턱 전압 변화의 폭이 심한 것을 확인할 수 있었다.
