This paper presents a Voltage Pile-up Resonance technique that builds up the internal voltage swing of the piezoelectric transducer by 5.3 times of the original swing and extracts 422% power in the energy harvesting interface compared to the conventional technique such as full bridge rectifier. The proposed system, utilizing a thermoelectric generator and a piezoelectric material, achieves a maximum output power of 84.6uW with 74.9% efficiency of the energy harvesting interface.
In Chapter 1, It will be introduced that the definition about energy harvesting interface in this work and the energy harvesting sources such as piezoelectric material and thermoelectric generator that are used in this work are described with their electrical modeling. With the modeling, especially piezoelectric material, it is inspected closely that what techniques to extract energy from the source efficiently was used in the previous works for the energy harvesting interfaces.
In Chapter 2, It will be explained first about the proposed energy harvesting concept that is named as ‘volt-age pile-up resonance technique’. After that explanation, a concept analysis for the voltage pile-up resonance is presented to prove that this technique is able to extract more energy compared to other previous works. The implementations for the voltage pile-up resonance technique will be presented with their simulation results and measurement results in this chapter. These implementations have three versions which are similar but have some different points.
In Chapter 3, Finally, the conclusions will be presented with the performance analysis and the table to com-pare the voltage pile-up resonance with the other previous works
이 논문에서는 압전소자에서 더 많은 에너지를 끌어 낼 수 있음에도 불구하고 기존의 방법으로 끌어 낼 수 없던 에너지를 끌어내는 방법을 제안하였다. 압전소자에서 에너지를 모두 끌어내는 가장 이상적인 방법은 에너지를 끌어내는데 방해가 되는 내부 케페시터를 인덕터와의 공진으로 회로적으로 없애서 출력 전압의 진폭을 최대로 키우는 방법이 있다. 그러나 이러한 방법은 압전소자의 고유 기계적 공진 주파수가 수에서 수백 Hz로 굉장히 느리고, 내부 케페시터가 수십에서 수백 nF 단위여서, 필요한 인덕터의 크기가 수십 H가 되어 상대적으로 작은 에너지를 끌어내는 에너지 수집 회로에서는 비용 대 효과 면에서 고려 할 수 있는 방법이 아니다. 이에 기존의 방법들에서는 다양한 시도를 해 왔으나 끌어낼 수 있는 에너지에 한계가 있는 방법들 이었다. 이 논문에서 제안하는 방법은 상대적으로 작은 인덕터를 사용하여 항시 공진이 아닌 순간순간의 공진을 이용하여 일정시간 동안 압전소자의 내부 케페시터에 전압을 쌓아 압전소자의 출력진폭을 키우는 방식으로 주어진 반도체 공정의 내압 스트레스만 충분하다면 이론적으로 압전소자에서 나오는 거의 모든 에너지를 뽑아 낼 수 있다.
본 논문에서 제안하는 방식의 특징을 반영하여 이름을 전압을 쌓는 공진 회로라고 붙였으며, 총 3번에 걸쳐 칩으로 만들어서 테스트 하였다. 그러나 첫 번 째 칩에서는 공정의 내압 한계로 인하여 전압을 쌓는 공진 방식을 제대로 적용하지 못하였고, 두 번 째 칩에서는 공정의 내압은 충분하였으나 내부에 설계된 비교기가 제대로 작동을 하지 않아 제대로 된 전압을 쌓는 공진을 볼 수 없었다. 마지막 세 번 째 칩에서, 미비한 점을 보완하여, 제대로 된 전압을 쌓는 공진 회로의 동작을 실험을 통하여 확인하였다. 이 방법에 의하여 출력 진폭은 5.3배 커졌고 압전소자에서 나오는 에너지는 기존에 뽑아낼 수 있었던 에너지 대비 최대 422%의 에너지를 더 뽑아 낼 수 있다는 것을 실험으로 확인하였고, 그 효율도 최대 74.9%임을 확인하였다.
