Increasing demand for applying the concept of soft-defined radio (SDR) to wireless communication systems has focused attention on digital-RF transceiver architecture because digital circuits are generally more reconfigurable and flexible than analog/RF circuits. In addition, digital circuits can be easily transferable to the scaled-down CMOS process and are more preferred with low supply voltage. Furthermore, digital circuits are more robust to PVT variation than analog circuits. The main purpose of this thesis is to implement RF transmitter building blocks in digitally-intensive ways and to avoid the conventional design flow or methodology based on analog circuits in terms of implementing RF transmitters.
First, this thesis presents a digital-RF transmitter for a mobile communication standard using multi-bit $\Delta \Sigma$ modulators. Segmented butterfly shufflers with noise-shaped segmentation prevent mismatch errors of digital-to-RF converters from aggravating the linearity of a multi-bit $\Delta \Sigma$ -modulated digital-RF transmitter. A prototype is fabricated in 90-nm CMOS process targeting WCDMA applications. Measurement results demonstrate ACLR (5 MHz/10 MHz) of -49.6 dBc/-53.9 dBc, EVM of 2.78%, and power consumption of 120 mW with a main channel output power of -0.1 dBm centered at 1.95 GHz. Calibration on the I/Q imbalance lowers EVM to 1.7% by improving the image rejection of the transmitter.
Next, a CMOS RF digitally-programmable-gain driver amplifier for a RF transmitter of wireless communication standards is presented in this thesis. In order to enhance dynamic range, a digital-step differential attenuator is added in the preceding stage of a DPGA. The prototype fabricated in 0.13- $\mu m$ CMOS technology with 1.2 V of supply voltage achieves 49 dB of dynamic range, satisfying 3GPP specifications of WCDMA. It also features 6.6 dBm of output power with -47.8 dB/-66.2 dB of ACLR1/ACLR2 at 1.95 GHz.
Additionally, in the appendix section of this thesis, a CMOS polar transmitter for UHF RFID reader applications is presented. A CMOS PA with a compact spiral-shaped directional coupler for a mobile UHF RFID reader is proposed here and its output power combiner and the directional coupler are implemented using an integrated passive device (IPD) process. The two-chip solution not only enables a CMOS PA to be highly efficient but also allows the directional coupler and the power combiner to be mounted in a compact standard package. A polar transmitter is implemented using the CMOS PA with the directional coupler to verify the operation of the proposed configuration for a UHF RFID reader. Measurements indicate that the peak output power and PAE are 27.9 dBm and 53.7 % for the stand-alone CMOS PA and the CMOS PA with the directional coupler transmits 27.3 dBm of output with 44.6 % of power-added efficiency (PAE). In addition, the implemented polar transmitter with the CMOS PA and the directional coupler satisfies the required UHF RFID reader specifications.
최근 무선 통신 업계에서의 화두는 더 이상 성능 지수 자체의 개선이 아니라, 얼마나 많은 기능을 조그만 단말기 내부에 집적할 수 있는 것인가에 집중되어 있다. 이로 인해, 하나의 RFIC 칩이 다중-표준/다중-대역을 지원하도록 하는 요구가 증가하는 추세이고, RFIC 뿐만 아니라 디지털 회로인 모뎀, 프로세서 등도 함께 하나의 칩에 집적화시키도록 요구하고 있다. 그러나 디지털 집적회로는 무어의 법칙에서 예측된 대로 CMOS 소자의 scaledown에 발 맞추어 주기적으로 성능이 개선되고 집적도가 높아져 온 반면, 기존의 아날로그 회로 기반으로 설계되어 오던 RFIC는 CMOS의 scaledown 속도를 따라오지 못하고 여전히 칩 내에서 많은 면적을 차지하고 있는 실정이다. 만약, 이러한 RFIC를 디지털적으로 강화된 개념으로 설계할 수 있다면, 디지털 회로가 가지고 있는 장점들, 즉 CMOS의 scaledown에 부합하여 집적도가 높아지고, flexible하고 reconfigurable한 시스템 구현이 용이해지며, 낮은 구동 전압에서도 잘 동작할 뿐만 아니라 공정-전압-온도 변화에도 둔감할 수 있는 이득을 얻을 수 있을 것이다. 따라서, 본 연구에서는 RF 송신기 구현에 있어서 아날로그 회로가 차지하는 비중을 최소한으로 줄이고 디지털 회로의 비중을 늘려 무선 통신 표준에 부합하는 성능을 얻는 것을 목표로 하였다.
2장에서는 다중-비트의 시그마-델타 변조기를 이용한 디지털-RF 송신기에 대해 다루었다. 길버트-셀 형태를 가지는 디지털-RF 변환기 복수 개를 병렬로 연결하여, 디지털 신호를 아날로그 신호로 변환시켜줌과 동시에 주파수 상향조정 되도록 설계하여 아날로그 회로의 비중을 대폭 줄였다. 또한, 설계(특히 레이아웃) 상의 복잡도를 완화시키기 위해 시그마-델타 변조기를 사용하여 전체 단위 디지털-RF 변환 셀의 개수를 줄이더라도 in-band 근처의 SNR(signal-to-noise ratio)이 저하되지 않도록 하였다. 반도체 공정상의 오차 등으로 인해 같은 사이즈의 단위 셀들 간의 사이즈가 정확하게 일치하지 않고 1~2 % 가량의 오차가 생길 경우 전체 송신기의 선형성이 급격히 나빠지는 경향이 있는데, 본 연구에서는 butterfly shuffling technique을 적용하여 mismatch로 인한 영향들로 인해 송신기 전체의 선형성이 저하되는 것을 방지하였다. 본 연구에서는 설계상의 복잡도를 줄이기 위해 디지털-RF 변환 셀을 두 가지 종류가 되도록 설계하였다. 즉, weighting ratio가 8:1인 MSB 셀과 LSB 셀로 segmentation을 하였다. 이 경우, MSB 셀과 LSB 셀 간의 weighting ratio가 의도한 대로 정확한 비율이 되지 않고 앞선 경우처럼 약간의 mismatch가 발생하여도 전체 송신기의 선형성이 크게 저하된다. 이러한 문제를 해결하기 위해 본 연구에서는 noise-shaped segmentation이라는 기법을 적용하여 MSB 셀과 LSB 셀 간의 weighting ratio에 약간의 mismatch가 발생하더라도 전체 송신기의 선형성 및 in-band SNR이 크게 저하되지 않도록 하였다. WCDMA(wideband-code-division-multiple-access) 표준을 타겟으로 하여 구현된 디지털-RF 송신기 칩은 90-nm CMOS 공정으로 제작되었고, 측정을 통해 1.95 GHz에서 출력 전력이 -0.1 dBm, ACLR(adjacent-channel-leakage ratio)은 5 MHz 오프셋에서 -49.6 dBc, 10 MHz 오프셋에서 -53.9 dBc, EVM(error-vector-magnitude)은 2.78%, 전력 소모는 120 mW의 결과를 얻었다. 이는 WCDMA 규격에 모두 부합하는 성능이다.
3장에서는, 디지털 신호로 이득이 조정되는 RF DPGA(digitally-programmable-gain amplifier)에 대해 설명하였다. RF DPGA는 디지털-RF 송신기의 뒷 단에 위치하여 전체 송신 시스템의 출력 전력을 조정하는 역할을 하는 동시에, 전력 증폭기의 입력을 구동할 수 있을 정도로 충분히 큰 출력 전력 레벨까지 선형적으로 증폭시켜주는 역할을 한다. 본 연구에서 제안된 RF DPGA는 이득을 조정하는 부분이 디지털 신호로 제어될 수 있도록 설계되었고, 출력 전력 제어 영역을 충분히 크게 확보하기 위해 증폭단 앞 단에 디지털-스텝 차동 감쇠기를 위치시켜 저전력으로도 동작이 가능하도록 구현되었다. 증폭단은 차동 구조의 캐스코드 증폭기 구조로 설계되었고, resistive feedback과 source degeneration, 그리고 cross-coupled capacitor를 이용하여 선형성을 우수하게 만들었다. 증폭단의 이득 조정은 전류 소스를 스위치로 on/off 시킴으로써 조정할 수 있도록 하였다. 또한, 출력 전력 제어 영역을 1 dB 스텝 이내로 미세하게 제어하기 위해 캐스코드 증폭단의 공통-게이트 트랜지스터 옆으로 소량의 전류를 bypass 시킬 수 있는 스위치를 복수 개 위치시켰다. 출력 임피던스 정합은 칩 내부에서 구현되었고 최종 출력이 차동이 아닌 단일 출력이 되도록 balun 역할을 하는 변압기(transformer)가 칩 내부에 내장되어, 외부에 Surface-mounted device 형태의 인턱터나 캐패시터를 연결시켜 출력 정합을 하거나 사이즈가 큰 balun을 연결시켜줄 필요가 없도록 하였다. 본 연구에서 제안된 RF DPGA는 130-nm CMOS 공정으로 제작되었고, WCDMA 뿐만 아니라 LTE(long-term evolution)에도 적용 가능하도록 설계되었다. 1.92-1.98 GHz 대역에서 측정한 결과, 1.2 V의 낮은 공급 전압에서도 13 dBm 이상의 높은 P1dB를 얻었고 $\pm$ 0.5 dB 이내의 스텝 오차를 유지하면서 약 49 dB의 출력 전력 제어 영역을 확보할 수 있었다. WCDMA 신호를 인가하여 측정한 결과, 최대 출력 전력은 6.6 dBm, ACLR(5 MHz/10 MHz)은 -48dBc/-66 dBc, EVM은 1.7% 미만, 190 MHz 오프셋에서의 잡음은 -153.4 dBm/Hz 이하의 값을 얻었고, 20 MHz의 넓은 대역폭을 가지는 LTE 신호를 인가하여 측정한 결과에서도 최대 출력 전력은 3.4 dBm, ACLR(20 MHz / 40 MHz)은 -54 dBm/-61 dBm의 우수한 성능을 얻었다.
부록에서는 스위치-모드 CMOS 전력 증폭기를 이용한 UHF RFID 리더용 RF 폴라 송신기에 대해 다루었다. 제안된 구조의 폴라 송신기에서는 캐스코드 구조로 구현된 스위치-모드 전력 증폭기의 공통-게이트 노드를 on/off 시킴으로써 진폭 변조가 가능하도록 하였고 아날로그 필터로 펄스-형상화된 기저대역 신호를 인가시켜 출력 스펙트럼 상에서 인접 채널 간섭이 줄어들도록 설계하였다. 비록 구조적으로 아날로그 필터 등의 블록이 포함되기는 하였지만, 전체 송신기 구조 측면으로 볼 때 아날로그 회로의 비중이 대폭 축소되었고, 1-비트의 디지털 신호 입력으로 제어될 수 있다는 측면에서 디지털적으로 강화된 설계 방식이라 할 수 있다. (실제 포함된 아날로그 회로는 아날로그 필터와 전력증폭기 밖에 없다.) 또한, 송신 신호와 수신 신호를 구분시켜주는 역할을 하는 circulator 대신, IPD(intergrated passive device) 공정으로 설계된 스파이럴-형태의 방향성 결합기가 전력 증폭기의 출력 임피던스 정합 및 전력 결합기 부분과 함께 집적화되어 RFID 리더용 송신기가 매우 작은 사이즈로 구현될 수 있음과 동시에, 전력 효율 면에서도 우수한 결과를 얻었다. 전력 증폭기와 방향성 결합기가 포함된 UHF RFID 리더용 폴라 송신기의 최대 출력 전력은 27.3 dBm이고, 이 때의 출력 전력(power-added efficiency)은 44.6%이다. 진폭 변조된 출력 신호를 발생시켜 측정한 결과, RFID 리더에 부합하는 출력 스펙트럼을 얻을 수 있었다.
