For the highly linear and efficient CMOS RF power amplifier (PA) for mobile applications (WCDMA/LTE), two gate bias circuits and cross-coupled capacitors are applied in a differen-tial cascode structure PA with a dual-mode TLT. Since the gate bias determines the amplifier`s linearity, the integrated gate bias circuits are proposed in each amplifier, common-source (CS) and common-gate (CG) amplifier, to enhance the linearity in the cascode structure CMOS PA. In CS amplifier, the proposed Class-D bias circuit at the gate of a CS amplifier injects a re-shaped envelope signal only when the envelope signal is above a certain threshold voltage. This improves the linearity of the PA without significantly degrading the efficiency in a high-power region. In addition, the proposed bias circuit at the gate of a CG amplifier controls the second-order nonlinear components to reduce the sideband (IMD or ACLR) asymmetry and reduce sideband magnitude, simultaneously. For reducing the AM-PM distortion, cross-coupled capacitors are used in CS amplifiers of differential cascode structure. We find the relation between IMD3 magnitude and AM-PM distortion, analysis about the effect of cross-coupled capacitor on nonlinear gate capacitors in cascode structure, and improve the linearity of the PA in terms of error vector magnitude (EVM) and ACLR. Furthermore, a fully integrated dual-mode CMOS PA is proposed with a novel on-chip transformer to enhance the low power efficiency which enhances the battery life time. The transformer combines the output power from the differential amplifier in high-power mode and transmits the output power from the single-ended amplifier in low-power mode. The mode is changed by two shunt switches which help minimize the efficiency degradation and complete the output matching in each mode.
단말기용 CMOS 선형전력증폭기 개발은 단일 송수신칩 개발을 위한 핵심 기술 중 하나이다. 하지만 소자 특성으로 인해 낮은 선형성과 효율을 갖는데, 본 논문에서 제안하는 기법을 적용하여 기존의 화합물 전력증폭기에 버금가는 선형성과 효율을 얻을 수 있었다.
먼저 CMOS소자의 낮은 항복 전압을 극복하기 위하여 CMOS 전력증폭기에서 널리 사용되는 캐스코드 구조의 선형성 향상을 위하여, 커먼소스와 커먼게이트 증폭기의 게이트 바이어스 회로를 제안하였다. 커먼소스 증폭기 게이트 바이어스 회로는, 제안된 클래스-D 출력단을 이용하여 선형성의 향상이 필요한 부분에서만 선택적으로 게이트 전압을 증가시키는 방식으로 변형된 인벨로프 신호를 게이트에 인가함으로써 고전력 지점에서 선형성과 효율을 크게 향상 시켰다. 추가적으로 제안된 캐스코드 구조에서의 커먼게이트 바이어스 회로를 이용하여 이차 비선형 성분들을 조절함으로써, IMD와 ACLR같은 비선형성분의 비대칭 및 고전력 지점에서의 크기를 감소 시켜 전력증폭기의 선형전력을 향상 시켰다. 제안된 바이어스 회로가 집적된 한 단의 전력증폭기는 0.18- $\mu m$ CMOS 공정을 사용하여 제작되었으며, 출력정합 회로는 고 효율을 위하여 IPD 전송선 변압기를 사용하였다. 3.5 V 공급전원을 사용하여 측정한 결과, 5 MHz 떨어진 곳에서의 인접 채널 누설비가 -37 dBc이하로 만족하는 지점에서 26.8 dBm 의 최대 선형 전력을 가졌으며, 이때의 효율은 43.3 % 이다. 전력증폭기의 앞 단에 디지털변조회로의 도움 없이 높은 성능을 가지는 전력 증폭기를 설계 하였다.
또한, 단말기용 전력 증폭기에서 배터리 사용시간에 직접적으로 영향을 주는 저전력 지점에서의 효율 향상을 위하여, 제안된 출력정합회로를 사용하여 저전력모드와 고전력모드의 증폭기를 하나의 트랜스미션 라인 트랜스포머로 결합시키는 구조를 제안하였다. 약 10 dB 백오프 지점에서의 효율 향상을 위하여 1/10 크기의 한 단의 단일모드 증폭기를 사용하였다. 제안된 출력정합 회로는 기존의 단순한 1:1 전송선 변압기에 두 개의 병렬 스위치를 연결하여 저전력 모드와 고전력 모드에서 출력 정합단의 삽입 손실을 최소화 하였다. 출력 정합의 두 개의 병렬 스위치는 모드 변화뿐만 아니라, 각 모드에서의 최적화된 부하 임피던스를 제공 한다. 제안된 이중모드 전력증폭기는 0.18- $\mu m$ CMOS 공정을 사용하여 제작되었으며, 선형성 향상을 위한 바이어스 회로를 포함한 모든 정합회로가 단일 칩으로 구현되었다. 1.95 GHz에서 고전력 모드 전력증폭기는 인접 채널 누설비가 -35 dBc이하로 만족하는 지점에서 28.0 dBm 의 최대 선형 전력을 가졌으며, 이때의 효율은 36.4 % 이다. 같은 선형성을 갖는 저전력 모드에서는 16.4 dBm 의 최대 선형 전력과, 27.4 %의 효율을 가진다. 제안된 이중모드 구조와 앞서 제안된 커먼소스 게이트 바이어스를 사용하여 대기전류를 20 mA 수준으로 매우 낮출 수 있었고, 이는 단말기의 사용시간을 42 % 이상 증가 시키는 효과가 있다.
마지막으로 WCDMA/LTE 범용 전력증폭기를 위하여, 기존의 교차 연결된 캐패시터를 캐스코드 차동 증폭기에 연결 함으로써 AM-PM 성능을 향상 시켰다. 여기서, 전력 증폭기의 AM-PM 왜곡과 IMD3 성분의 크기의 직접적인 관계를 정량적인 식으로 유도하였으며, 컴퓨터 시뮬레이션을 이용하여 이 관계가 성립함을 증명하였다. 또한 교차 캐패시터로 인한 선형성 향상원리를 캐스코드 구조에 맞게 소자의 비선형 게이트 캐패시터를 고려하여 현상을 분석하였다. 설계된 전력증폭기의 시뮬레이션 결과는 다음과 같다. WCDMA 모드로 동작하는 경우, 1.95GHz에서 인접 채널 누설비가 -40 dBc이하로 만족하는 지점에서 28.0 dBm 의 최대 선형 전력을 가졌으며, 이때의 효율은 37.0 % 로 앞선 회로에 비해 선형성이 향상 되었음을 확인 할 수 있었다. 추가적으로 16-QAM 20 MHz의 대역폭을 갖는LTE 신호를 이용하여 EVM 3 % 이하를 만족하는 선형성을 가질 때의 측정결과, 25.8 dBm 의 최대 선형 전력을 가졌으며, 이때의 효율은 31.0 % 이다.
본 논문에서 소개된 기술을 통하여 CMOS 전력 증폭기의 개발을 더욱 앞당길 수 있을 것으로 기대 된다.
