As our ability to fabricate complex chips is developed, it is outrunning our ability to design them. As a result, it takes much time to design complex chips. To reduce design time and efforts, many kinds of design assistant tools are under development. We define hardware description language in order to digital hardware. The language is register transfer level language(RTLL). We can describe digital hardwares by means of RTLL. This new language was motivated by the need to efficiently describe invocation of standard-cell. We developed RTLL simulator for simulation of the RTLL description. This paper is on RTLL and RTLL simulator to develop the synthesis method of digital system from register transfer level description. We use the RTLL simulator to check the operation of register level description.
최근까지 VLSI 를 제조하는 기술이 급격히 발달하여 복잡한 기능을 하는 VLSI 를 설계하는 데는 엄청난 시간과 노력이 필요하게 되었다. VLSI 를 설계하는 데 필요한 노력과 시간을 절약하기 위하여 많은 design assistant tool 들이 개발되고 있다. 복잡한 기능을 하는 digital hardware 를 설계하기 위하여 hardware description language 를 정의한다. 그 language 는 Register Transfer Level Language (RTLL) 이다. Description level 에서 Register transfer level 을 취하면서 low level description 의 장점을 살리기 위하여 low level 에서 설계 된 standard cell 을 function block 으로 사용하게 한다. 또 RTLL description 을 점검하기 위하여 RTLL simulator 를 개발한다. 이 논문은 Register transfer level description 을 digital system 으로 synthesis 하는 방법을 개발하기 위하여 만들어 진 RTLL 과 RTLL simulator 에 관한 것이다. RTLL simulator 를 사용해서 설계자가 쓴 RTLL description 을 checking 할 수 있다.
