This thesis describes a system, as a part of a silicon compiler, which generates cell descriptions from the register transfer language description of a datapath on a VLSI design.
To reduce the complexity of design effort, we devise an algorithm which partitions components of a datapath into manageable subgroups. In order to reduce the area occupied by the wires, we emphasize regularity of interconnection of cells. In this system, the interconnections are defined as a part of cell description and adjacent cells are connected by abutment rather than routing. Furthermore, no huge cell library is needed because a description of a cell can always be generated from the cell description in terms of rectangles and polygons. Cell descriptions obtained by this system can be used to generate the physical layout. This system is implemented in about 2000 lines of "C" code and runs on a VAX-11/780 computer under the UNIX(4.2 BSD) operating system.
본 논문에서는 실리콘 컴파일레이션의 한 부분으로서 VLSI 자료통로의 RTL 표현에서 세포표현을 생성해내는 시스템에 대하여 서술하였다.
설계상의 복잡성을 줄이기 위하여 자료통로의 구성원들을 다루기 쉬운 집단으로 분리하는 partitioning 알고리즘을 제안하였다. 또한, 세포들을 연결하는데 필요한 면적을 줄이기 위하여 세포와 세포들의 연결상에 일정한 규칙성을 도입하였다. 본 논문에서 제안된 시스템에서 생성된 세포표현은 실제적인 VLSI 자료통로의 도면을 생성하는데 사용될 수 있다. 또한, 실제 도면을 생성하는데 필요한 요소들은 세포표현으로부터 얻어낼 수 있으므로 거대한 cell library를 구축할 필요가 없다. 본 시스템은 C프로그래밍 언어를 사용하여 UNIX(4.2 BSD) 운영 체제하의 VAX-11/780 컴퓨터에서 구현하였다.
