Asynchronous sampling is an elaborate delay-difference measuring technique applying a statistical code density test (CDT) in analog-to-digital converter (ADC) to clocking circuits. One of the advantage of this technique is that it can achieve fine resolution without the need of calibration for PVT variation. As it also can be implemented into a simple architecture with digital circuits, it has been mainly used in clocking systems to calibrate its timing offsets. However, previous works using this technique still have been facing repeated problem, non-uniform samples by specific frequencies. Regarding this issue, this thesis proposes a fractional frequency-locked loop-based (FLL) asynchronous clock generator to guarantee the uniformity of clock distribution for any input periods. Moreover, this paper demonstrates a full-synthesizable quadrature signal corrector through a design of programmable delay-locked loop.
비동기 샘플링은 아날로그-디지털 변환의 코드 밀도 테스트를 클럭 회로에 적용시킨 정교한 시간 차이 측정 테크닉이다. 이 테크닉의 장점 중 하나는 PVT 변화에 대한 교정 없이 세밀한 해상도를 얻을 수 있다는 점이다. 또한 디지털 회로를 통해 간단한 구조로 구현이 가능하기 때문에, 위상 오프셋을 교정하는 클럭 회로에서 주로 사용되었다. 그러나, 이 테크닉을 사용한 기존의 연구는 여전히 특정 주파수에 대해 비균일 샘플링이 발생하는 문제를 겪고 있다. 이러한 문제에 관하여, 본 학위논문에서는 분수 분주형 주파수고정루프 기반의 비동기 샘플링 클럭 발생기를 제안하여 어떠한 주기를 갖는 입력에 대해서도 항상 클럭 분포의 균일성을 보장할 수 있도록 하였다. 또한, 프로그램 가능한 지연고정루프의 설계를 통해 완전 합성 가능한 쿼드러쳐 신호 교정기를 구현하였다.
