A dual-mode circuit is a circuit that has two operating modes: a default high-performance mode at nominal voltage and a secondary low-performance near-threshold voltage (NTV) mode. A key problem that is addressed is to minimize performance loss at NTV or maximize NTV mode clock frequency. A standard cell library for dual-mode circuits is proposed; transistor sizes are balanced and stack transistors are reduced. Gate sizing is performed to minimize negative slacks at both modes; a new sensitivity measure is introduced for this purpose; binary search is then applied to find the maximum NTV mode frequency. Clock tree synthesis is re-formulated to minimize clock skew at both modes. This is motivated by the fact that the proportion of load-dependent delay along clock paths, as well as clock path delays themselves, should be made equal. Experiments on test circuits indicate that NTV mode clock frequency is increased by 39% on average; clock skew at NTV decreases by 15% on average. Overall, NTV mode clock frequency is increased on average by 32%, while circuit area and energy consumption is increased by 4% and 5%, respectively.
듀얼 모드 회로는 두 개의 동작 모드를 가지는 회로이다. 하나는 일반적인 동작 전압에서 동작하는 고성능 모드이고, 또한 문턱 전압 근처에서 동작하는 저전력의 NTV 모드가 있다. NTV 모드를 사용함으로서 에너지 효율은 10배 정도 증가시킬 수 있고, 그 대신에 동작 주파수 또한 10배 정도 감소하기 때문에 듀얼 모드 회로를 많이 사용한다. 예를 들어, 의학 신호 처리용 SoC에서 NTV 모드는 심장 박동을 기록하며, 고성능 모드에서 기록된 파형의 신호 처리를 담당한다. 일반적으로 듀얼 모드 회로는 고성능 모드에서 설계하고, NTV 모드에서의 동작 주파수는 설계 후 타이밍 분석이나 칩 제작 후 테스트를 통해서 결정된다. 본 학위 논문에서는 듀얼 모드 회로의 NTV 모드 동작 주파수를 향상 시키는 방법들을 제안하고자 한다. NTV 모드 동작 주파수를 향상 시킴으로써 NTV 모드가 좀 더 많이 사용 가능하도록 하였다.
총 세 가지 기법을 사용하여 NTV 모드의 동작 주파수를 향상 시키는데, 첫 번째는 듀얼 모드 회로를 위한 셀 라이브러리이다. NTV 모드에서 빠른 셀을 만들기 위해서 트렌지스터의 크기를 조절하고 직렬로 연결된 트렌지스터의 숫자를 줄인다. 크기를 조절하기 위해서 딜레이 체인을 구성하여 에너지-딜레이 곱을 최적화하는 트렌지스터의 폭을 찾는다. 이를 통해 NTV 딜레이를 12% 향상 시킬 수 있었다. 직렬로 연결된 트렌지스터가 많은 게이트들이 NTV 모드에서 유난히 느리기 때문에 직렬로 연결된 트렌지스터의 숫자를 줄이고자 하며, 두 단으로 구성된 게이트가 사용하는 게이트 종류를 바뀌는 형태로 진행하였다. 이를 통해서 NTV 딜레이를 17% 향상 시킬 수 있었다. 본 논문에서는 또한 라이브러리를 이용하여 NTV 모드에서 게이트의 동작 실패를 제거한다. 노이즈 마진과 관련된 값들을 각 게이트마다 측정하여 라이브러리에 저장하고 합성 이후에 동작 실패가 발생할 게이트들을 찾아서 게이트의 크기를 증가시키는 방법으로 제거한다. 이로 인한 회로 면적 증가는 평균 0.2%에 불과하였다.
두 번째 방법은 각 게이트의 크기를 결정하는 게이트 사이징이다. 듀얼 모드 회로를 위한 게이트 사이징은 양쪽 모드에서의 negative slack을 동시에 줄이고자 하며, 이를 위해서 바이너리 서치를 이용하여 최적의 NTV 모드 동작 주파수를 찾는다. 각 NTV 모드 동작 주파수에서는 우선 게이트 사이징 후보들을 찾은 다음에 본 논문에서 새로 제안한 sensitivity metric을 계산하여 적용할 게이트 사이징 후보들을 선택한다. 또한 각 primary output에서의 negative slack을 예측하는 방법을 이용하여 타이밍 분석이 필요한 경우를 줄여서 게이트 사이징 알고리즘의 실행 시간을 줄일 수 있었다. 게이트 사이징으로 NTV 모드의 동작 주파수는 평균 39% 향상시킬 수 있었다. 게이트 사이징 알고리즘을 검증하기 위해 integer linear programming으로 구한 최적의 NTV 모드 동작 주파수와 본 방법으로 구한 동작 주파수를 비교해보면 평균 3% 정도 밖에 차이 나지 않는다.
마지막 방법은 듀얼 모드 회로를 위한 클럭 트리 최적화 기법이다. 양쪽 모드에서의 클럭 스큐를 동시에 줄이고자 하였으며, 이를 위해 각 플립플롭에서의 클럭 도착 시간뿐만 아니라, 클럭 딜레이 중 로드에 의한 딜레이가 차지하는 비율도 일정하게 유지한다. 이를 위해서 와이어 길이 연장, 버퍼 삽입, 그리고 버퍼의 크기를 조절하는 방법을 이용하였다. 클럭 트리 최적화는 고성능 모드에서 진행 되었으며, 고성능 모드의 타이밍이 악화되는 것을 방지하기 위해 고성능 모드의 스큐를 제약 조건으로 사용하였다. 클럭 트리 최적화는 NTV 모드의 클럭 스큐는 평균 15% 감소하였다. 또한 로드에 의한 딜레이가 차지하는 비율을 이용하여 NTV 모드의 딜레이를 예측, 이를 게이트 사이징에 적용해보기도 한다.
3가지 기법을 전부 적용하여 NTV 모드 동작 주파수는 평균 32% 향상시켰으며, 회로 면적과 에너지 소비량은 각각 평균 4% 와 5% 증가하였다.
