As DRAM performance becomes important in computer performance, it is important to improve DRAM bandwidth and DRAM latency. DRAM latency can be improved by modifying DRAM bank structure. However, modification of the bank structure can incur large area-overhead. To reduce DRAM latency without bank modification, we propose a low latency DRAM architecture which is called Multiple Clone Row DRAM (MCR-DRAM). We use two key observations to reduce DRAM latency. First observation is that sensing process of a high capacitance cell is faster. Second observation is that short DRAM cell refresh interval enables the cell to have the lower maximum charge leakage. The first observation makes it possible to early issue a READ or WRITE command by making sensing process fast (Early-Access). From the second observation, a PRECHARGE command can be early issued in spite of not fully restored cells (Early-Precharge) and refresh time reduction is available by not fully refreshing the cells (Fast-Refresh). However, the observations have disadvantages which are large DRAM cell size and additional REFRESH commands. The mechanisms (Early-Access, Early-Precharge and Fast-Refresh) are applied to Multiple Clone Row (MCR). An MCR is a set of multiple rows which become a logically single row by simultaneously turning on or off the multiple rows. This activity to make MCR is called row duplication. The disadvantages due to the observations can be solved by concurrently sensed-cells and a shorter cell refresh interval of an MCR.
To implement the MCR with low area-overhead, we add our MCR generator not to a DRAM bank but to a peripheral region. MCR-DRAM can be dynamically changed from low capacity and latency DRAM to existing capacity and latency DRAM. Our simulation results show that, on average, execution time/read latency/EDP of single-core and multi-core simulations in mode [4/4x/100%reg] are reduced by 8.3%/13.1%/14.1% and 11.2%/11.4%/23.2%, respectively.
컴퓨터 성능에 있어서 DRAM 성능이 중요해지면서, DRAM 대역폭과 DRAM 레이턴시를 개선하는 것이 중요하다. DRAM 레이턴시는 DRAM 뱅크 구조를 변경함으로써 개선될 수 있다. 하지만 뱅크 구조의 변경은 큰 면적 오버 헤드를 초래할 수 있다. 뱅크의 변경 없이 DRAM 레이턴시를 줄이기 위해 우리는 Multiple Clone Row DRAM (MCR-DRAM)이라고 불리는 낮은 레이턴시 DRAM 구조를 제안한다. 우리는 DRAM 레이턴시를 줄이기 위해 두 가지 주요 관찰을 사용한다. 첫 번째 관찰은 높은 커패시턴스 cell의 감지 프로세스가 더 빠르다는 것이다. 두 번째 관찰은 짧은 DRAM cell 리프레시 간격이 cell이 더 낮은 최대 전하 누설을 갖는 것을 가능하게 한다는 것이다. 그 첫 번째 관찰은 감지 프로세스를 빠르게 함으로써 읽기 혹은 쓰기 명령을 일찍 내리는 것을 가능하게 한다 (Early-Access). 두 번째 관찰로부터 완전히 복구되지 않은 cell임에도 불구하고 프리차지 명령이 일찍 내려질 수 있고 (Early-Precharge) cell을 완전히 리프레시하지 않음으로써 리프레시 시간 감소가 가능하다 (Fast-Refresh). 하지만 그 관찰들은 큰 DRAM cell 크기와 추가적인 리프레시 명령이라는 단점들을 갖는다. 그 메커니즘 (Early-Access, Early-Precharge 그리고 Fast-Refresh)이 Multiple Clone Row (MCR)에 적용된다. MCR은 다수의 row를 동시에 키거나 끔으로써 논리적으로 하나의 row가 되는 다수의 row의 묶음이다. MCR을 만들기 위한 이 활동은 row 복제라고 불린다. 그 관찰들로 인한 단점들은 MCR의 동시에 감지된 cell과 더 짧은 cell 리프레시 간격에 의해 해결될 수 있다.
낮은 추가 면적 오버 헤드로 MCR을 구현하기 위해 우리는 DRAM 뱅크가 아니라 주변 영역에 우리의 MCR 발생기를 추가한다. MCR-DRAM은 낮은 용량과 레이턴시 DRAM에서 기존 용량과 레이턴시 DRAM으로 동적으로 변경될 수 있다. 우리의 시뮬레이션 결과들은 평균적으로 mode [4/4x/100%reg]에서 싱글코어와 멀티코어 시뮬레이션의 실행시간/읽기 레이턴시/EDP가 8.3%/13.1%/14.1% 그리고 11.2%/11.4%/23.2% 각각 줄어드는 것을 보여 준다.