This thesis proposes a delay switching PLL for improvement of the pull-in characteristics. It uses an RC delay circuit inserted between phase detector and low pass filter, and its delay time is to be switched by the phase detector output signal shifted by 90 degrees. It is shown that the delay switching method extends the pull-in range by as much as a half of lock range and shortens the pull-in time significantly. The results are obtained by approximate analysis and verified by experiments.
PLL에 있어서 LPF의 시정수를 크게하면 pull-in range가 작아 지는데 이를 개선하기 위하여 delay switching 회로를 삽입한 DSPLL를 고안하고 DSPLL의 pull-in 과정을 이론 및 실험으로 해석하였다.
먼저 보통 PLL의 pull-in 과정을 phase-plane 에서 설명하고 DSPLL의 원리를 밝혔다. 다음 DSPLL을 근사적으로 AFC mode와 APC mode 로 나누어 해석하고 pull-in range를 lock range의 $\frac{1}{2}$ 이상까지 넓힐 수 있음을 보였다. 이 사실은 실험에서 확인 되었으며 delay switching 방법에 의해 pull-in time도 크게 개선 되었다.
