A two-phase, 8-bit, p-channel, enhancement mode, MOS(metal-oxide-semiconductor) dynamic shift register, including a buffer stage that is to drive a 10 pF load, has been designed from the basic MOS transistor theories.
The design goal of the shift register is 3㎒ maximum operating frequency for the basic cell and 800㎑ for the buffer for -10 volts clocks. The design procedure has been checked experimentally by actually fabricating the device and measuring the various device characteristics such as maximum and minimum operating clock frequencies, output logic levels, and clock voltage swings. Reasonable agreement has been found between the design values and actual device characteristics, which shows the usefulness of the design procedure.
MOS transistor 이론으로 부터 turn on turn off time 을 구하여 clock 전압이 -10Volt 일때 830 KHZ 까지 동작하는 shift register 를 설계하였다. 이 설계에 의한 8 -bit shift register 를 실제로 시험제작한 결과 fall time 이 설계치 0.6 μ sec 보다 약간 큰 0.8 μ sec 로 측정되었다.
Input data 와 clock 간의 관계를 살폈으며, leakage 에 의한 최저동작 주파수와 duty cycle, clock 전압 및 field inversion에 의한 최대동작 주파수를 실험적으로 구하였다.
본 논문에 제시한 설계방법을 따라 1 Kbit 이상의 MOS shift register 를 설계, 제작할 수 있음을 실험적으로 확증하였다.
