In this thesis, a silicon nanowire based transistor including metal-oxide-semiconductor field-effect transistor (MOSFET) and bipolar junction transistor (BJT) is demonstrated, and it is applied to a high speed and volatile DRAM cell. Four kinds of capacitor-less one-transistor (1T) DRAM are employed: a MOSFET based floating body cell known as 1T-DRAM, a BJT based floating body cell known as bistable resistor (bi-ristor), a charge trap based 1T-DRAM, and a fringing field based 1T-DRAM. Also, a horizontally or vertically integrated silicon nanowire on a bulk substrate is utilized as a floating body for memory function.
As a basic building block for capacitor-less 1T-DRAM, a silicon nanowire fully surrounded by a gate, i.e., gate-all-around FET, is demonstrated. A suspended silicon nanowire, which is fully depleted and electri-cally floated, is fabricated on a bulk substrate by employing the deep reactive ion etching process. The electri-cal characteristics and short-channel effects are presented. Also, a junctionless transistor, which has not a p-n junction at the source and drain, is demonstrated: electrical characteristics of the junctionless transistor built on a bulk substrate are compared with those of the conventional inversion mode FET. Furthermore, a 20-nm gate-all-around FET is demonstrated for unified-RAM by the use of an 8-nm silicon nanowire on a bulk-substrate. Multi-functioning and high performances of non-volatile memory and floating body cell memory are presented by use of the oxide/nitride/oxide gate dielectric and the silicon nanowire.
Although a gate length of a memory cell can be scaled down to 20-nm or further, memory perfor-mance becomes degraded. Accordingly, an innovative concept to accommodate memory performance with a reduction in the cell size is required. On this basis, 4F2 multi-functional unified-RAM based on a highly scaled vertical channel is experimentally demonstrated. The high performance and reliable operation of bandgap-engineered non-volatile memory as well as underlap floating body cell memory with non-uniform channel doping for a long retention time and endurable operation is presented in a single transistor. To over-come the endurance issues of the MOSFET based 1T-DRAM, a vertically integrated biristor is demonstrated for high speed and volatile memory applications. For a floating body cell, a gate-less vertical silicon pillar, which is an n-p-n BJT with an open-base, is employed, whereas for its control device, a MOSFET composed of a vertical silicon pillar surrounded by a gate is utilized. A 4F2 memory cell array is realized by the unidirec-tional operation of a vertical two-terminal biristor, which consists of a cross-bar array. Due to the nature of the gate-less structure, the biristor cell shows excellent endurance characteristics compared with MOSFET based floating body cell.
On the other hand, novel structures and mechanisms for capacitor-less 1T-DRAM have been investi-gated. Firstly, a split gate FinFET built on a bulk substrate is demonstrated for low power and highly reliable capacitor-less DRAM. A gap existing in the split gate is employed for charge storage. For the first time, MOSFET channel current is used for writing and reading operations without a destructive charge generation process. Memory functionality is achieved at low operating voltage with excellent endurance and long reten-tion time. Secondly, a tri-gate FinFET with a charge trap gate dielectric is demonstrated for high speed and long retention memory applications. For a capacitor-less dynamic memory cell, a silicon nitride or hafnium oxide layer is utilized as a charge storage node and it is directly formed on a silicon channel. Additionally, novel gate stacks allow high speed and write processes under low voltage with remarkably endurable opera-tion. By virtue of the charge trap operation, the charge trap based 1T-DRAM shows superior retention characteristics compared to other capacitor-less DRAM concepts. Although the proposed memory concepts cannot completely satisfy all the requirements of commercialized DRAM at this moment, the memory performance of the novel 1T-DRAMs can be enhanced through further understating of mechanisms and process optimizations. Capacitor-less 1T-DRAMs can generate new applications and continue the evolution of the silicon memory technology.
트랜지스터 (transistor)가 개발 된 이래 지난 수 십 년간 전자소자는 비약적인 발전을 통해 정보시대를 열었다. 트랜지스터의 성능 향상과 소형화를 바탕으로 반도체 산업은 지속적으로 성장 하였으며, 그 성장을 바탕으로 사회의 전반적인 발전도 함께 이루어 졌다. 특히 메모리 (memory) 분야는 그 수요와 더불어 다양한 응용기술을 창출 하였다. 현재 메모리 산업에서 주류를 이루고 있는 평면형 CMOS 소자는 기술적 한계에 부딪쳐 새로운 방향으로의 전환이 요구되고 있다. 최근 FinFET 기반의 3차원 소자 구조의 도입으로 단채널에 따른 비이상적 특성 변화 (short-channel effects)를 효과적으로 억제하였지만, 앞으로 지속적인 소자의 소형화와 이를 통한 집적도의 향상은 공정 기술의 한계와 함께 근본적인 물리적 한계에 부딪칠 것으로 예상된다. 가장 대표적인 반도체 메모리 dynamic random access memory (DRAM)은 하나의 트랜지스터와 하나의 커패시터 (1-transistor and 1-capacitor, 1T/1C)로 단위 셀을 구성한다. 집적도를 높이고 다른 반도체 소자들과 함께 임베디드 칩을 형성하기 위해서는 DRAM의 크기 역시 함께 스케일링 (scaling) 되어야 한다. 하지만 DRAM은 현재 단위 셀 (cell)의 크기를 줄이는데 현재 많은 어려움을 겪고 있다. 트랜지스터의 크기는 3차원 트랜지스터의 도입 등으로 지속적으로 줄어드는 반면, 커패시터의 크기를 줄이는데 있어서는 높은 수직 구조의 형성 및 고유전율 박막의 개발 등의 문제가 존재한다. 따라서 복잡한 문제를 야기하는 커패시터 없이도 DRAM의 고속 동작 특성을 구현할 수 있는 새로운 메모리의 도입이 요구된다.
커패시터 없는 DRAM (capacitor-less DRAM)은 하나의 트랜지스터만으로 기존의 DRAM을 대체할 수 있으며, 커패시터에 저장하던 전하를 트랜지스터의 floating-body에 저장하는 것을 특징으로 한다. 커패시터 없는 DRAM은 하나의 트랜지스터 만으로 구성되므로, 기존의 1T/1C DRAM 대비 용량, 속도, 집적도, 구조상의 간단함, 공정 비용의 절감 등 많은 장점을 가진다. 하지만 전하를 트랜지스터 내부에 저장하기 위해서는 floating-body라는 특수한 구조가 요구되며, 이를 위해서는 기존의 실리콘 벌크 기판이 아닌 실리콘 채널이 전기적으로 격리된 silicon-on-insulator (SOI) 기판을 사용해야 하는 단점이 존재한다. 또한 정보를 나타내는 전하를 생성하기 위해서는 충돌 이온화 (impact ionization) 현상을 이용하는데, 이는 트랜지스터 성능의 열화를 야기하며 메모리의 수명을 제한한다. 본 연구에서는 커패시터 없는 DRAM의 태생적 한계를 극복할 수 있는 새로운 구조 및 동작 방식을 제안하고 실험적으로 구현 및 검증하였다.
실리콘 벌크 기판 상에 커패시터 없는 DRAM을 구현하기 위해서 one-step etching route라는 공정 방식을 개발하였다. 실리콘 벌크 기판 상에 커패시터 없는 DRAM을 구현하게 되면 정보를 나타내는 전하를 채널 내부에 가둬둘 수 없다. 따라서 실리콘 채널과 실리콘 벌크 기반을 물리적으로 분리되도록 채널의 아래 부분을 플라즈마 식각 방식을 이용하여 제거하였다. 비등방성 식각, 표면 보호막 형성 및 등방성 식각의 일련의 공정 과정을 통해 실리콘 벌크 기판과 완전히 분리된 실리콘 나노선 (nanowire)을 형성하고, 이를 이용하여 게이트가 채널의 모든 부분을 감싸는 전면 게이트 (gate-all-around) 트랜지스터를 제작하였다. 여기서 실리콘 벌크 기판 상에 제작된 실리콘 나노선은 다양한 센서로 활용될 수 있으며, 전면 게이트 트랜지스터는 향후 10 nm 급 로직 (logic) 소자에 적용될 수 있는 차세대 트랜지스터이다. 실리콘 벌크 기판 상에 제작된 20 nm의 게이트 선 폭 및 10 nm의 채널 직경을 가지는 실리콘 나노선 기반 전면 게이트 트랜지스터에서 floating-body effect으로 알려진 single transistor latch 현상을 확인하였으며, 이를 기반으로 고속동작 메모리 즉 DRAM을 구현하였다. 하지만 극도로 소형화된 커패시터 없는 DRAM은 데이터를 유지하는 retention 및 반복 동작 endurance 특성 측면에서 기존 1T/1C DRAM에서 요구하는 성능을 만족시키지 못했다. 따라서 집적도는 그대로 유지하면서 우수한 메모리 성능을 확보할 수 있는 구조적 개선이 요구되었다.
현재까지 대부분의 반도체 소자는 기판과 수평한 구조를 가지지만 이는 집적도 측면에서 불리하다. 트랜지스터의 채널을 기판에 수직하게 형성하게 되면 게이트 선 폭의 스케일링 없이도 같은 면적에 보다 많은 소자를 집적할 수 있다. 또한 커패시터 없는 DRAM의 경우 정보를 나타내는 전하를 형성하기 위해 충돌 이온화 현상을 이용하며, 이 과정에서 높은 에너지를 가지는 전하가 게이트 절연막을 열화 시킴으로 DRAM과 같이 정보를 읽고 쓰는 횟수가 많은 메모리에서는 신뢰성의 문제를 야기한다. 따라서 앞서 언급한 문제점을 해결할 수 있는 커패시터 없는 DRAM을 고안하였다. 실리콘 벌크 기판 상에 수직한 실리콘 나노선을 기반으로 게이트 절연막이 없는 구조의 bistable resistor (biristor)를 제작하였다. Biristor는 베이스 전극이 없는 bipolar junction transistor 구조 (open-base BJT)를 가지며 pn junction에 따른 전위 장벽을 이용하여 트랜지스터 내부에 전하를 저장한다. 수직 채널 구조는 커패시터 없는 DRAM에서 요구되는 floating-body를 기본적으로 가지며, 기존의 metal-oxide-semiconductor field-effect transistor (MOSFET) 기반의 커패시터 없는 DRAM과는 달리 게이트 절연막 없이도 메모리 동작이 가능하다. 또한 채널에 비대칭적 불순물 주입 (doping)을 통해 일정한 전압 구간에서는 한 방향으로만 전류가 흐르도록 설계하였으며, 이를 통해 2-단자 메모리 구조 기반의 이상적인 4F2 crossbar array를 구현하였다. 본 연구에서 제안하는 BJT 기반의 커패시터 없는 DRAM의 동작 특성을 MOSFET 기반의 커패시터 없는 DRAM과 비교 분석 하였으며, biristor의 경우 게이트 절연막이 없으므로 메모리 특성의 열화 없이 반복적인 동작이 가능함을 실험적으로 검증하였다.
커패시터 없는 DRAM의 신뢰성을 향상시킬 수 있는 또 다른 측면에서, 충돌 이온화 현상 없이도 메모리 기능을 수행할 수 있는 split gate 구조를 제안하고 특성을 평가 하였다. 물리적으로 분리된 두 개의 독립적인 게이트 사이에 전하를 저장할 수 있는 영역을 확보하고 게이트 전극으로부터 발생하는 fringing field를 이용하여 전하를 모으고 없앤다. 소자의 신뢰성에 영향을 미치는 전하 생성 과정 없이 MOSFET의 채널 전류만을 이용하므로 매우 낮은 전압에서 메모리 동작이 가능하며, 또한 신뢰성이 높은 메모리 동작을 실험적으로 검증하였다.
집적도 향상 및 단채널 현상 억제를 위해서는 트랜지스터의 게이트 선 폭뿐만 아니라 채널의 면적 또한 함께 줄여나가야 한다. Floating-body를 이용하는 커패시터 없는 DRAM의 경우, 채널의 면적이 작아짐에 따라서 메모리 특성이 급격히 저하된다. 이러한 문제를 극복하기 위해서 전하를 채널 내부에 저장하는 것이 아닌 게이트 절연막에 저장하는 차세대 커패시터 없는 DRAM을 제안하였다. 비휘발성 메모리의 경우, 전하를 게이트와 채널 사이에 저장하는데 이 때, 반영구적인 정보의 저장을 위해 정보 저장 층의 아래와 위를 견고한 절연막으로 보호한다. 따라서 전하를 정보 저장층에 쓰고 지우는 과정에서 요구되는 전압이 매우 높으며, 요구되는 시간 또한 수 ms에 이른다. 본 연구에서는 정보 저장층과 채널 사이에 존재하는 절연막을 제거함으로써 메모리 동작 전압 및 시간을 1T/1C DRAM에서 요구하는 수준으로 개선 하였다. 특히 전하를 정보 저장층에 트랩 (trap) 시킴으로써 매우 우수한 retention 특성을 확인하였다.
본 연구에서 제안하고 있는 커패시터 없는 DRAM은 현재 널리 사용되고 있는 1T/1C DRAM을 대체할 수 있는 유망한 메모리 소자이다. 아직은 제품 단계에서 요구하는 모든 성능 수준을 충족하지 못하지만 지속적인 연구 개발을 통해 우수한 메모리 성능을 확보할 수 있을 것으로 예상된다. 특히 새로운 연구 분야 및 시장을 창출하고, 이를 통해 반도체 기반 메모리의 지속적인 발전을 견인할 것으로 기대된다.
