As the industry requires the higher operating frequency, the bit-error rate (BER), that provides the probability of receiving a single bit in error, becomes important due to reduced timing and voltage margins. Thus, the simulation of the statistical eye-diagram, that is a convenient method for BER analysis, becomes essential for the signal integrity analysis of the high-speed channel. Because the low BER estimation by using the transient simulation consumes extremely long time and high simulation resource, the statistical simulation method is widely employed. However, the statistical simulation method only covers the linear part of the high-speed channel. Therefore, a new fast and accurate statistical eye-diagram estimation method for the high-speed channel including the non-linear part is strongly required.
In this dissertation, a fast and accurate statistical eye-diagram estimation method for high-speed single-ended channel including non-linear pseudo differential receiver circuit is proposed. The concept of the proposed method is that the accurate output can be estimated within shortest time by using the optimal-sized input and accurate analytical model of target system. The optimal-sized set of receiver input waveforms for one unit-interval is obtained based on the superposition of single-bit responses for fast BER estimation. In addition, the optimal-sized sets of power/ground and reference voltage noise waveforms for one unit-interval are obtained based on the superposition of multiple-edge responses. The accurate analytical models for non-linear pseudo-differential receiver buffer are proposed based on the piece-wise linear approximated MOS I-V curve. Moreover, the separated circuit model of pseudo-differential receiver buffer is employed to reduce the complexity of the analytical models. Based on the convolution of extracted statistical models of receiver buffer output and clock, the statistical eye-diagram of high-speed channel including non-linear receiver circuit is estimated.
The fast estimation time and accuracy of the proposed method are successfully verified by comparing to the transient simulation results. The estimated timing bathtub curve at receiver output by using the proposed method is almost same with that by using the transient simulation with extrapolation. The error rate of timing margin at the BER of 10-8 is only 1.4 %, whereas the estimation time of the proposed method is reduced by 98.6 %. Finally, the electrical properties of high-speed silicon, glass and organic interposer channels are simulated, compared and analyzed by using the proposed method. The high-speed silicon interposer channel shows worst performance due to lossy silicon substrate and the high-speed glass and organic interposer channels show similar performance.
산업에서 더 높은 동작 주파수를 요구함에따라, 줄어든 시간, 전압 마진에 의해 비트 오류율을 예측하는 것이 중요해지고 있다. 따라서 비트오류율을 쉽게 분석할 수 있는 방법인 통계 아이다이어그램을 예측하는 것이 고속 채널에서의 신호 무결성 분석을 위해 매우 중요해지고 있다. 기존의 과도상태 시뮬레이션은 낮은 비트오류율을 예측하는데에 많은 시간과 시뮬레이션 자원이 필요하기 때문에 통계적인 방법이 많이 사용되고 있다. 그러나, 통계적인 방법은 고속 채널의 선형 부분만을 고려할 수 있다. 따라서 새로운 빠르고 정확하게 고속 채널의 비선형 파트를 고려하여 통계 아이다이어그램을 예측하는 기법이 필요하다.
본 논문에서는 빠르고 정확하게 비선형 수신 회로를 포함한 고속 채널에서의 통계 아이다이어그램을 예측하는 기법을 제안한다. 제안한 방법의 개념은 최적 입력 집합과 목표 시스템의 정확한 분석적 모델을 사용하여 정확한 출력을 빠른 시간에 예측하는 것이다. 빠른 비트오류율 시뮬레이션을 위해, 한 주기 동안의 수신 회로 입력 파형의 최적 크기 집합을 단일 비트 응답 파형을 중첩함으로써 얻는다. 또한 한 주기 동안의 전력/접지 및 기준 전압의 노이즈 파형들에 대한 최적 사이즈 집합은 다중 비트 응답 파형을 중첩함으로써 얻어진다. 정확한 비선형 수신 버퍼 회로의 분석적 모델은 전류-전압 커브를 부분선형 근사함으로써 제안하였다. 게다가 비선형 수신 버퍼 회로의 분리 회로 모델을 사용하여 분석적 모델의 복잡도를 줄였다. 추출한 수신 버퍼 회로와 클럭의 통계 모델을 조합함으로써, 비선형 수신 회로를 포함한 고속 채널에서의 통계 아이다이어그램을 예측하였다.
제안한 방법의 빠른 예측 시간 및 정확도는 기존의 과도응답 시뮬레이션 결과와 비교함으로써 검증되었다. 제안한 방법을 사용하여 예측한 시간 욕조 곡선은 과도응답 시뮬레이션을 통해 얻은 결과와 매우 유사했다. 목표 비트오류율에서 시간 마진은 1.4% 밖에 차이가 나지 않은 반면, 시뮬레이션 시간은 제안한 방법을 사용함으로써 98.6% 감소하였다. 최종적으로 제안한 방법을 사용하여 고속 실리콘, 글라스, 오가닉 인터포져 채널의 전기적 특성을 시뮬레이션하고 비교하고 분석하였다. 고속 실리콘 인터포져 채널은 실리콘의 큰 손실 때문에 가장 안 좋은 특성을 보였고, 글라스와 오가닉 인터포져 채널은 거의 비슷한 특성을 보였다.
