With the demand for the high performance video contents, the high bandwidth is the main parameter to determine the system performance. With this technical trend, the high bandwidth memory (HBM) has at-tracted a lot of attentions for the new memory architecture for the high bandwidth. The eye diagram estima-tion is required for the signal quality evaluation. In this paper, the analytical approaches are proposed for the estimations of the worst case and statistical eye diagrams in high bandwidth memory (HBM) channels. The target HBM channels consist of the transceiver (Tx) drivers, symmetric coupled channel, and capacitance loads. The proposed estimation methods include the Tx power noise and channel crosstalk in their estimation procedures. Based on the proposed analytical approaches, we can obtain the fast estimation time for the eye diagrams and the physical insight into the distortion in the eye diagrams caused by the Tx power noise and channel crosstalk. The proposed analytical approaches are validated by comparisons with HSPICE simula-tions.
Additionally, we propose model for large-sized silicon interposer power distribution networks (PDNs) using a segmentation method. This modeling method can be widely used for the PDN model for the estima-tion of the Tx power noise and the channel model for the estimation of the channel crosstalk. We model the PDNs as distributed scalable resistance (R), inductance (L), conductance (G), and capacitance (C)-lumped models for an accurate estimation of the PDN impedance, including PDN inductance and wave phenomena such as the mode resonance at the high end of the frequency range. For this estimation, it is necessary to ac-curately model all transmission line (TL) sections that form the PDNs using a conformal mapping method and a phenomenological loss equivalence method (PEM). After modeling the individual TL sections, all the TL sections are connected based on a segmentation method, which is a matrix calculation method. The seg-mentation method accelerates the calculation speed for the PDN impedance estimation. The proposed mod-els are successfully validated by simulations and measurements in the frequency range 0.1-20 GHz.
고사양의 비디오 컨텐츠에 대한 수요와 함께, 고 대역폭은 시스템 성능을 결정하는 주요한 지표이다. 이 같은 기술적 트렌드와 함께, 고 대역폭 메모리는 고 대역폭을 위한 새로운 메모리 구조로서 많은 각광을 받고 있다. 아이다이어그램 예측 기법은 신호 질에 대한 평가를 위해 요구된다. 본 논문에서는, 고 대역폭 메모리 채널에서의 Worst Case 와 Statistical 아이다이어그램 예측을 위한 분석적인 접근법이 제안되었다. 대상 채널은 송신단과, 대칭구조의 채널, 그리고 커패시턴스 부하로 구성된다. 제안한 아이다이어그램 예측 기법은 송신단 전력 노이즈와 채널 간섭 현상을 아이다이어그램 예측 과정 내에 포함한다. 제안한 분석적 접근법에 기반하여, 빠른 아이다이어그램 예측과 송신단 전력 노이즈와 채널 간섭에 의한 아이다이어그램 왜곡에 대한 물리적 이해를 얻을 수 있다. 제안한 분석적 접근법은 HSPICE 시뮬레이션과의 비교를 통해 검증된다.
추가적으로, 대면적 실리콘 인터포저 전력 전달망에 대한 모델을 분할법을 기반으로 제안한다. 이 모델링 방법은 송신단 전력 노이즈 예측을 위한 전력 전달망 모델과 채널 간섭 현상 예측을 위한 채널 모델에 폭넓게 활용 될 수 있다. 전력 전달망은 RLGC 분할 모델로서 모델링 되며 이를 통해 전력 전달망 인덕턴스와 모드 공진과 같은 고주파 영역에서의 파동 현상을 포함한 정확한 전력 전달망 임피던스 예측을 할 수 있다. 이를 위해선 전력 전달망을 구성하는 모든 전송 채널에 대한 정확한 모델이 필요하며, 이를 위해 conformal mapping method 와 PEM 이 사용 된다. 각각의 전송 채널에 대한 모델링 이후, 모든 전송 채널은 분할법에 기반하여 연결된다. 분할법은 매트릭스 계산 방법으로 전력 전달망 임피던스 예측을 위한 계산 시간을 높여주게 된다. 제안된 모델은 0.1 - 20 GHz 주파수 영역에서 시뮬레이션와 측정을 통해 검증되었다.
