A latch-free self-aligned power MOSFET and IGBT structure with a very small $n^+$source region formed by outdiffusion of phosphorus from the sidewall phosphosilicate glass (PSG) is proposed and successfully fabricated and the latch-up immunity of the IGBT with the proposed structure is also numerically investigated. In the proposed structure, the source or cathode is composed of a silicide contact which shunts the outdiffused $n^+$-source and p-body region.
The fabricated power MOSFET with the mask set for a conventional device shows latch-back-free I-V characteristics and the same current capability as conventional devices for the same geometry. The negligible contact resistance of $n^+$-source-tosilicide is certified theoretically and experimentally. The experimental results clearly show the validity of the new self-aligned power MOSFET with latch-back-free operation and minimized on-resistance.
The proposed IGBT which has the same fabrication sequence as the power MOSFET with the proposed structure also shows good I-V characteristics without latch-up phenomena and has an extremely low on-resistance which is less than the power MOSFET even with the moderately doped p-substrate. The on-resistance of IGBT is drastically reduced by a factor of 10 because of the conductivity modulation due to the high level injection of minority carrier.
Finally, the latch-up phenomena in latch-up-free self-aligned IGBT are successfully investigated using a two-dimensional device simulator (PISCES) for various lengths of the $n^+$-region. The numerical scheme which treats the IGBT structure consisting of $n^+$-p-$n^-$-$p^+$ layer as an $n^+$-i-$p^+$ diode in conduction state shows fast convergence for the calculation of the holding voltage and the holding current. The simulated results also show that sufficient latch-up immunity is obtained when the length of the $n^+$-region is less than 1μm. In order to suppress the latch-up in IGBT, the reduction of the length of the $n^+$-region is far more effective than reducing the carrier lifetime.
매우 작은 $n^+$-소오스 영역을 갖는 래치 현상이 없는 자기정렬된 전력 MOSFET과 IGBT 구조를 제안하고, 이러한 구조를 갖는 소자를 제작하였다. 제안된 구조는 게이트 측벽의 인이 도우핑된 산화막 (PSG)에 포함된 인 (phosphorus)의 확산 (outdiffusion)에 의해 형성되는 매우 작은 $n^+$-소오스 영역을 가지고, 이 영역은 실리사이드 접촉에 의해 p-몸체 영역과 연결된다. 또한, 제안된 구조를 갖는 IGBT의 래치업 현상을 수치적으로 조사하였다.
일반적인 전력 MOSFET의 제작시와 같은 마스크를 이용하여 제작된 제안된 구조를 갖는 전력 MOSFET은 래치백 현상이 없는 전압-전류 특성을 보였으며, 또 같은 크기를 갖는 일반적인 전력 MOSFET과 같은 전류 능력을 보였다. 실험과 이론적인 계산에 의해 $n^+$-소오스와 실리사이드 사이의 접촉 저항이 무시할 수 있음을 또한 증명하였다. 실험 결과는 래치현상이 없고 온-저항이 최소화된 새로운 자기정렬된 전력 MOSFET의 타당성을 분명히 보여준다.
제안된 구조를 갖는 전력 MOSFET과 같은 제작 공정을 갖는 제안된 구조의 IGBT는 역시 래치업 현상이 없는 전압-전류 특성을 보여주었다. 제작된 IGBT는 낮은 불순물 농도를 갖는 p-형 기판일때도 전력 MOSFET 보다 훨씬 작은 온저항을 보인다. 일반적으로, IGBT의 온-저항은 많은 양의 소수반송자 주입에 의해 전도도의 변화가 생겨 전력 MOSFET의 온-저항 보다 약 10 배 정도 감소한다.
마지막으로, 제안된 구조를 갖는 IGBT에서의 래치업 현상을 $n^+$-소오스 영역의 길이에 따라 2 차원 소자 시뮬레이터 (PISCES)를 이용하여 조사하였다. 래치업이 일어난 상태에서 $n^+-p-n^--p^+$ 층을 갖는 IGBT 구조를 $n^+-i-p^+$ 다이오우드로 취급하는 수치적 계산은 홀딩 전압과 전류를 계산하는데 빠른 수렴을 보여준다. 계산된 결과로 부터 $n^+$-소오스 영역의 길이가 1 μm 보다 적을 때 충분히 래치업을 없앨 수 있음을 알 수 있었다. IGBT에서 래치업을 없애기 위해 제안된 구조와 같이 $n^+$-소오스 영역의 길이를 줄이는 것이 캐리어의 lifetime을 줄이는 것보다 훨씬 더 효율적이다.
