As demands for higher performance products increase, silicon (Si) interposer based 2.5/3-dimensional integrated circuit (2.5D/3D-IC) is expected a key technology for low power consumption, high bandwidth, and small form factor.
Among technical challenges in 2.5D/3D-IC, simultaneous switching noise (SSN) caused by a large number of switching I/O is expected to be more severe due to increasing number of I/O for wider system bandwidth. One of the other issues is area demand for power/ground pins for low power distribution network (PDN) impedance as well as many I/O pins for high system bandwidth. Since integration of transistors is rap-idly rising in 2.5D/3D-IC these days, increasing number of pins which causes package area extension makes chip design cost high and drops the economic value. For pin count reduction, especially in case of signal pin, SerDes interface can reduce signal pin count and interposer area significantly. Since power/ground pins occu-py system area more than that of signal pins, it is imperative to do research on reducing number of pow-er/ground pins for high density and high bandwidth system.
In this thesis, PCB to active Si-interposer wireless power transfer (WPT) scheme using magnetic field resonance coupling between transmitter coil on PCB and receiver coil on active Si-interposer is proposed and analyzed for power/ground pin count reduction. Equivalent physical models for magnetically coupled coils are proposed and verified using 3D-EM solver simulation with Z-parameter analysis. The proposed WPT scheme includes transmitter coil on PCB and receiver coil, rectifier and DC-DC converter on active Si-interposer. Voltage and current wave forms of each wireless power delivery stage are analyzed using time-domain circuit simulation. Furthermore, power distribution network (PDN) and current spectrum analysis of the proposed WPT scheme are conducted for prediction of simultaneous switching noise (SSN) in practical application, high bandwidth memory (HBM). Lastly, the proposed WPT scheme is applied to each 2.5D-IC and 3D-IC for investigating Si-interposer size and fabrication cost reduction effect, respectively.
실리콘 인터포저를 기반으로 한 2.5차원/3차원 집적회로는 저전력, 고대역 그리고 고밀도 패키징을 가능하게 하는 기술로서, 서로 같거나 다른 IC들이 수직으로 집적되어 적층됨으로서 고사양의 제품 생산을 가능하게 하는 핵심적인 기술이다.
이러한 2.5차원/3차원 집적회로에서는 더 높은 시스템 대역폭을 위해 점점 더 많은 신호 핀들이 존재하게 되고, 많은 수의 신호 핀들이 동시에 스위칭하면서 발생하게 되는 SSN (Simulta-neous Switching Noise)이 심각해지게 된다. 또한 SSN을 저감시키기 위해서는 낮은 PDN (Power Distribution Network) 임피던스 디자인이 필요한데, 이를 위해서는 많은 수의 파워/그라운드 핀들을 필요로 하게 된다. 따라서 이들 신호, 파워/그라운드 핀 수가 늘어감에 따라 전체 시스템에서 핀들이 차지하는 면적 요구는 점점 더 증가하게 될 것이고, 이를 수용하기 위한 패키지가 커질수록 칩 디자인 비용이 높아져 경제성이 떨어지게 된다. SerDes와 같이 신호 핀 수를 줄이기 위한 기술 연구는 활발히 진행되어 왔지만, 패키지에서 신호 핀 이상으로 많은 면적을 차지하는 파워/그라운드 핀 수를 줄이기 위한 연구는 아직 미흡하다.
본 논문에서는 2.5차원/3차원 집적회로에서 파워/그라운드 핀 수를 줄이기 위하여 PCB와 실리콘 인터포저 사이에 자기장 공진을 이용한 무선 전력 전송 도식을 제안하였다. 제안된 도식은 PCB의 송신 코일과 실리콘 인터포저의 수신 코일, 정류 회로, 그리고 DC-DC 컨버터로 구성되어 있으며, 능동 실리콘 인터포저를 적용하여 능동 칩들의 구동에 필요한 DC 전압 공급을 위한 정류 회로와 컨버터를 인터포저 실리콘 기관(Substrate)에 CMOS 공정을 이용하여 설계하였다. PCB와 실리콘 인터포저에 위치하는 송신 코일과 수신 코일 사이에 강한 자기장 커플링을 만들기 위한 코일 구조와 치수를 정하였으며, 송수신 코일의 물리적 등가 모델을 제안하고 3차원 EM 시뮬레이션 결과와 임피던스 파라미터를 이용하여 비교 검증하였다. 또한 제안된 무선 전력 전송 도식의 각 전력 전달 단계에서의 전압, 전류 파형을 회로 시뮬레이션을 통하여 시간 축에서 관찰 및 분석하였다. 뿐만 아니라 제안된 도식의 PDN 임피던스 특성을 실제 GPU 모듈에 사용되는 HBM (High Bandwidth Module) 사양에 적용시켜 SSN 분석도 함께 진행하였다.
마지막으로 제안된 무선 전력 전송 도식을 AP 패키지에 적용하여 2.5차원 집적회로와 3차원 집적회로에서 각각 기존의 전력 전달 시스템 대비 얼마만큼의 실리콘 인터포저 면적 절감 효과와 가격 절감 효과가 있는지 비교 분석 하였다.
