High-performance MOS analog multiplier and temperature-stabilized SOI voltage reference are described.
First, the multiplier is based on the square-law dependence of the MOS transistor drain current on the gate-to-source voltage in the saturation region. One input is applied to the gate directly while the other input is applied to the source through a source follower buffer stage. The multiplier circuit is realized with only 12 MOS transistors and 2 resistors. The circuit has been fabricated using a metal-gate NMOS process which has separate p-wells to eliminate substrate bias effects. The multiplier achieves less than 0.45% nonlinearity when the input voltage range is 40% of supply voltages, and a-3dB bandwidth of 30 MHz. The total harmonic distortion (THD) is less than 0.6%. The second-order effects for this type of multiplier are considered in detail. Since the multiplier consists of the source followers only and the frequency performance is determined only by the resistance and capacitance at an output node, this configuration of multiplier is very suitable for high-frequency applications.
Second, the voltage reference is based on the threshold voltage difference between enhancement and depletion SOI NMOS transistors which have the same channel doping concentration but of opposite-type. The voltage reference circuit has been fabricated on a SIMOX wafer using $n^+$-poly gate and LOCOS isolation process. The threshold voltages of enhancement and depletion SOI NMOS transistors show almost the same temperature dependence. Also, the mobilities of enhancement and depletion SOI NMOS transistors have similar temperature dependence when a suitable back-gate bias is applied. The voltage reference achieves a temperature coefficient of 33.8ppm/℃ over the temperature range of -50 to 75℃. Since the variation of threshold voltage difference with temperature is primarily small, this circuit becomes more advantageous as the front-gate oxide scales down or the bias current reduces.
고성능 MOS 아날로그 곱셈기와 온도에 대해 안정화된 SOI 기준전압회로를 제안하였다.
첫째, 곱셈기의 기본원리는 포화영역에서 동작하는 MOS소자의 드레인 전류가 게이트-소오스간의 전압의 제곱에 비례한다는 특성을 이용하여 곱셈동작을 얻어내는 것 이다. 이때, 한 입력은 MOS 소자의 게이트에 직접 인가되고 다른 한 입력은 소오스 팔로워를 거쳐 MOS소자의 소오스에 인가된다. 본 곱셈기 회로는 12개의 MOS소자와 2개의 저항으로 구성되어있으며 금속게이트를 사용하여 제작되었다. 각각의 소자들은 웰 (well)들로 분리하여 기판 바이어스 효과를 제거하였다. 제작된 곱셈기회로는 입력전압범위가 전원전압의 40%일때, 0.4% 이하의 비선형성과, 30 MHz의 주파수 대역폭과, 0.6% 이하의 왜곡율을 보였다. 이러한 구조의 곱셈기는 회로구성이 소오스 팔로워만으로 구성되어 있으므로 고주파 영역에서도 양호한 곱셈기 동작을 얻을 수 있다.
둘째, 기준전압회로의 기본원리는 증가형 SOI MOS소자와 공핍형 SOI MOS소자간의 문턱 전압차를 이용하여 온도에 대해 안정화된 기준전압을 얻는 것 이다. 두 증가형 및 공핍형 SOI NMOS소자의 채널 도핑농도는 거의 같으며 극성은 서로 반대이다. 본 기준전압회로는 n형 폴리실리콘 게이트와 LOCOS공정을 이용하여 제작되었다. 두 증가형 및 공핍형 SOI NMOS소자의 문턱전압은 채널의 도핑농도가 거의 같을 때 거의 동일한 온도에 따른 변화량을 보였다. 또한, 두 SOI NMOS소자의 이동도도 적당한 전압이 기판(back-gate)에 인가되었을때 비슷한 온도변화를 보였다. 제작된 기준전압회로는 -50℃에서 75℃사이에서 약 33.8ppm℃의 온도변화계수를 보였다. 본 SOI기준전압회로는 두 증가형 및 공핍형 SOI NMOS소자간의 문턱전압차의 온도에 따른 변화량이 근본적으로 작으므로 소자가 축소되고 (scaling-down)바이어스 전류가 감소함에 따라 더욱 유리하다.
