Turbo codes, owing to their superb error-correcting capability, have been adopted in many advanced wireless communication standards, including the third generation (3G) and the fourth generation (4G) of mobile communication standards. In this dissertation, a high-throughput multi-mode turbo decoder is presented for the 3G and 4G of 3rd Generation Partnership Project (3GPP) wireless standards, including W-CDMA, HSDPA, HSDPA+, and LTE, LTE-Advanced. Five groups of soft-in soft-out (SISO) decoding engines, containing 16 units in total, are activated according to the operating mode and the code block size. Each SISO unit adopts radix-4 architecture for high-speed decoding. Optimizations on both the decoding algorithm and the decoder architecture are included in this work.
Reverse calculation is extended from traditional radix-2 to radix-4 decoding, resulting in lower decoding power consumption due to the smaller forward metric memory size and less number of accesses to it. The on-chip memory is organized with four banks to efficiently support both types of interleaver specified in the 3G and 4G standards. Especially, the quadratic permutation polynomial (QPP) interleaver of LTE and LTE-Advanced is optimized, based on the novel properties presented in this work, so that the decoder requires only a single address generator.
As 3GPP turbo codes should support wide range of code rates, conventional decoders for high rate codes are designed using large window size or border metric saving method. To achieve low error rates for wide range of code rates, novel hybrid border metric initialization is proposed in this work, which also reduces the border metric memory size in the SISO units. To further reduce the border metric memory size while maintaining the error correcting performance, dynamic border metric encoding is proposed.
The proposed decoder implemented in 0.13μm CMOS process meets the throughput requirements of both 3G and 4G standards. Based on the proposed optimization schemes, the decoder achieves low area with small decoder memory and high energy efficiency.
터보 코드는 뛰어난 오류 정정 능력을 인정받아 3세대와 4세대 이동통신 스탠다드를 포함하여 많은 고급 무선 통신 스탠다드에 채택되어 왔다. 본 논문에서는 W-CDMA 부터 LTE-Advanced에 까지 이르는3GPP 무선 통신의 3세대와 4세대 스탠다드를 위한 고속 멀티모드 터보 디코더를 제안하였다. 여러 스탠다드에 대한 지원과 함께 뛰어난 에너지 효율로 넓은 범위의 코드율을 지원하기 위한 여러 가지 최적화 기법이 제안되었다.
터보 디코더의 전력 소비를 줄이기 위해, 기존 radix-2 역 연산 기법을 radix-4로 확장하여 적용하였다. 역 연산 기법은 순방향 메트릭 메모리의 크기를 3/4으로 줄일 수 있으며, 메모리에 대한 접근 횟수도 70% 가량 줄일 수 있어 디코더의 전력 소비를 효과적으로 줄일 수 있다.
LTE와 LTE-Advanced에 채택된 QPP 인터리버에 대한 최적화를 연구하였다. 변경 패턴이라 이름 붙인 인터리브 주소 간의 산술적 관계를 통해, 디코더 내의 SISO 유닛 개수와 상관없이 하나의 인터리브 주소 생성기만 사용하여 평행 디코딩을 지원할 수 있게 하였다.
3세대와 4세대 스탠다드의 터보 코드는 그 코드율이 1/3에서 1가까이까지 변할 수 있으므로 넓은 범위의 코드율을 지원하는 것이 중요하다. 이를 위해 제안하는 디코더는 전통적인 슬라이딩 윈도우 기법 두 가지를 병합하였다. 높은 코드율을 디코딩 할 때 필요한 보더 메트릭 메모리의 크기를 줄이기 위해 하이브리드 보더 메트릭 초기화 기법과 동적 보더 메트릭 압축방법을 제안하였다. 제안된 두 방법은 뛰어난 오류 정정 능력을 유지하면서도 보더 메트릭 메모리의 크기를 80% 가까이 줄일 수 있다.
제안된 디코더는 총 16개의 radix-4 SISO 유닛을 가지며 동작 모드와 코드 길이에 따라 다른 개수의 유닛이 활성화된다. 3세대와 4세대의 서로 다른 인터리버를 고려하여 디코더 내부 메모리가 단일 포트 SRAM으로 구성되었다. 0.13μm CMOS 공정을 통해 구현한 본 디코더는 3세대 모드에서 73Mbps, 4세대 모드에서 1Gbps를 지원할 수 있으며, 제안된 최적화 기법을 바탕으로 뛰어난 에너지 효율을 달성한다.
