Non-volatile memory technologies (NVMs) such as Magnetic RAM (MRAM) and Phase-Change RAM (PCRAM) have the low leakage power and high cell density characteristics when compared to conventional SRAM or DRAM memory technologies. Three-dimensional (3-D) integration technology enables stacking disparate memory technologies including non-volatile memory layers as well as conventional SRAM memory layers onto chip-multiprocessors (CMPs). However, the high power density resulting from multiple (memory) die stacking may lead to the temperature-related problems in reliability (e.g., NBTI), power, performance, and cooling cost. Especially, NVMs suffer from longer write latency, higher write energy consumption, and lower write enduramce compared with conentional memory technologies. In this dissertation, techniques, algorithms, and architectures (e.g., DVFS, power gating, cache partitioning, and heterogeneous SRAM/MRAM cache architecture) are proposed to address the power-related issue and write access overheads in 3D-stacked hybrid SRAM/NVMs cache onto CMP architectures, especially focusing on the power, the performance, and memory lifetime. In Chapter 1, the challenges of emerging technologies such as NVMs and system integration are introduced. Chapter 2 reviews the related works. Chapter 3 focuses on temperature-related power issue in 3D multi-core sys-tems with hybrid SRAM/MRAM L2 cache. In Chapter 3, we proposed a runtime thermal management method for CMPs with 3-D stacked hybrid SRAM/MRAM L2 cache. The proposed method combines dynamic cache management such as resource allocation, way-based power gating, and data migration with dynamic voltage and frequency scaling (DVFS) of processing cores in a temperature and energy-aware manner. Chapter 4 focuses on the design exploration of 3-D stacked non-uniform hybrid SRAM/MRAM L2 cache
architecture (NUCA) using on-chip network to mitigate the interconnection problem. In Chapter 4, we investigates the problem of partitioning shared SRAM/MRAM hybrid L2 cache and placing cache data into the partitioned 3-D stacked hybrid NUCA in order to maximize the instruction throughput while considering the heterogeneous characteristics in interconnection wire delay, memory cell density, memory access latency, and memory power consumption in 3-D stacked hybrid SRAM/MRAM L2 cache. Conclusion are drawn in Chapter 5.
외부 칩 메모리 접근에 소모되는 긴 지연시간을 보상하기 위해 내부 칩 메모리에 대한 효율적 관리의 필요성이 증대되었다. 특히 칩 멀티프로세서 환경에서는 내부 칩 메모리에 대한 요구량이 극대화 되므로, 대용량의 내부 칩 메모리 실현을 위한 고밀도의 메모리 디바이스에 대한 연구가 활발히 진행되어 왔다. 여러 종류의 고밀도 메모리 디바이스 중에서 Magnetic RAM (MRAM) 디바이스는 비교적 짧은 쓰기 지연 시간 및 비교적 많은 쓰기 횟수가 허용되는 디바이스로 내부 칩 메모리 구현에 용이하다. 삼차원 집적 기술은 기존의 SRAM 로직 기반의 메모리 디바이스와 상이한 공정으로 이루어진 MRAM 디바이스의 집적을 가능하게 하였다. 그러나 여전히 삼차원 집적 기술을 활용한 이종 메모리 디바이스의 집적화는 전력 밀도의 증가를 초래하여 신뢰도, 전력, 성능, 제작 비용등 다양한 온도 관련 문제를 야기시킬 수 있다. 따라서 본 논문에서는 SRAM과 MRAM으로 구성된 이종 캐쉬가 삼차원으로 집적된 저전력 프로세서 시스템 또는 고성능 멀티 프로세서 시스템에 대하여 시스템의 온도를 제어할 뿐만 아니라, 내부 칩 메모리를 구성하는 이종 캐쉬를 제어하는 방법을 각각 제안한다. 저전력 프로세서 시스템에 대해서는 프로세서와 캐쉬 메모리에 대한 동적 전압 조절 및 파워 게이팅을 통해서 칩에서 소비되는 에너지를 최소화 하기 위한 알고리즘을 제안한다. 제안하는 알고리즘은 태스크가 수행되는 온도와 메모리 사용량에 대한 실시간 관측 및 예측을 통해 스케줄러가 태스크 수행을 위한 프로세서의 동적 전압/주파수 설정 및 캐쉬 데이터 할당을 결정하도록 한다. Spec2000/2006와 같은 프로그램에서 제안하는 알고리즘은 기존의 방법에 비해 평균 48%의 에너지 감소 효과를 얻을 수 있었다. 본 알고리즘은 NoC로 구성된 고성능 삼차원 멀티 프로세서 시스템에 대하여 성능 향상을 위해 태스크의 특성 (클럭당 수행하는 명령어 개수, 외부 메모리 접근 빈도 수 등)과 MRAM 메모리의 고밀도를 활용한 NoC에서의 홉 카운트 감소 효과 등을 이용하여 스케줄러가 모든 프로세서들의 캐쉬 데이터 할당을 수행한다. 본 알고리즘은 Spec2000/2006 벤치마크에 대하여 기존의 방법에 비해 평균 62%의 성능 향상을 얻을 수 있었다.
