As the channel length of the transistors scale down, the capabilities of digital computing of each chip are increased. Hence, the amount of data which should communicate from chip to chip is increased.
There are two methods to communicate with large amount of data between chips. One is increasing a
number of I/O drivers. However, the physical dimensions of chip restrict many I/O drivers. The other method is increasing the data rate per each pin. However, the bandwidth of the electrical channel is limited, so the channel loss can be problem with high data rate. To solve this problem, much effort has been made toward compensating severe channel loss in high speed chip-to-chip communications such as ASIC to ASIC systems.
The effect of the channel loss is inter-symbol interference (ISI) which causes wrong sampled data, but this ISI problem can be handled at the receivers by using equalizers with active components. In the receivers, there are three types of equalizers which are widely used to remove ISI. One is continuous-time linear equalizer (CTLE) which is easy to implement but increases high frequency noise. Another is feed forward equalizer (FFE) which does not have feedback delay, but it also amplifies high frequency noise. The other is decision feedback equalizer (DFE) which does not increase noise. In respect of removing ISI as increasing the signal-to-noise ratio (SNR), DFE can be beneficial, but the power consumption of DFE is higher than other equalizer types. Thus, we should consider the trade-off between power consumption
and SNR to compensate the ISI.
A novel equalizers has been proposed to enhance the figure-of-merit (FOM) of the equalizers. In
previous DFEs, many-tap DFEs or DFEs with other type equalizers are used to restore the data from the severe channel loss. However, these many-tap DFE cause increased power consumption and area. This paper proposes a low power 1-tap DFE using unfixed tap coecient as compensating high attenuation. By adopting the DC level detector, the data patterns will be predicted. The tap coefficient of the DFE will be adjusted as the ISI is changed to achieve high gain against high channel loss data pattern.
In addition, this paper describes 2-tap DFE as adopting the change method of the tap coefficient
collaborating with CTLE. To enhance the gain of the DFE, XOR method of the previous data is used.
The trade-off of the high frequency gain is mid frequency gain which can be already boosted by the CTLE. With $1/4^{th}$ baud-rate CTLE and 2-tap DFE can make boosted high frequency gain.
To lay more trust on the simulation, post-simulation has been done after the layout. To verify the equalizer performance, we transmit the signal to the receiver after going through the channel. Simulations and fabrication are based on the SAMSUNG 65nm CMOS process and DONGBU 0.11um CMOS process.
First work operates with 20Gb/s data rate as consuming 22.65mW with 20dB channel loss based on
SAMSUNG 65nm CMOS process. Second work operates with 12.5Gb/s data rate as consuming 22.8mW
with 27dB channel loss based on DONGBU 0.11um CMOS process.
트랜지스터의 채널 길이가 감소함에 따라서 각각 칩들의 연산능력이 늘어나게 되었다. 즉, 각각 칩들마다 데이터들을 더 많이 보유하게 된 것이고 서로 칩사이 간에 통신해야 할 데이터의 양도 늘어나는 것이다. 칩에서 칩으로 증가된 많은 데이터를 보내는 방식에는 두가지 방법이 있다. 첫번째 방법은 I/O 자체의 수를 늘려버리는 것이다. 하지만 I/O 수에 따라 채널의 수가 비례로 증가하게 되고, 물리적인 제한때문에 많은 수의 채널을 가지는 것이 어려운 환경일 때가 있다. 다른 한 방법은 각각 채널의 데이터 송수신 속도를 올리는 것이다. 이러한 방법 또한 채널의 주파수 특성이 제한되어 있기 때문에 높은 데이터 속도와 함께는 데이터의 정보를 잃게 되는 문제가 발생하게 된다. 이러한 문제를 해결하기 위해 칩 사이간의 통신에서는 많은 노력이 있어왔다.
채널로 인한 데이터의 손실로 데이터 끼리의 간섭이 발생하게 되며 이것은 잘못된 데이터를 수신단에서 가지게 됨을 의미한다. 이러한 간섭 현상은 수신단에서 이퀄라이저라는 것을 써서 없애줄 수 있다. 수신단에는 이러한 간섭현상을 없애기 위하여 크게 세가지 종류의 이퀄라이저가 쓰여왔다. CTLE 라는 것은 간단하여 구현하기 쉬우나 높은 주파수 대역의 노이즈를 증폭시킨다는 단점이 있다. FFE 라는 것은 피드백 딜레이가 없다는 장점이 있으나 역시 높은 주파수 대역의 노이즈를 증폭시킨다는 단점이 있다. 마지막으로 DFE 라는 것은 노이즈를 증폭시키지 않는다는 장점이 있지만, 파워 소모가 다른 종류의 이퀄라이저들 보다 더 크다는 단점이 있다. 우리는 노이즈의 입장에서 SNR을 고려하여 간섭현상을 없애주어야 한다. 파워 소모를 고려하며 SNR을 최적하시켜 이퀄라이저 단을 구성하여야 할 것이다.
첫 번째로, 이퀄라이저 단의 보상 능력을 작은 파워소모로 구현하기 위해 참신한 아이디어를 구상해 보았다. 이전 DFE에서는 간섭현상이 심할 때, 많은 수의 탭을 가진 DFE가 쓰여왔으나 파워소모가 심하다는 단점이 있었다. 이번 제안된 구조에서는 하나의 탭을 가진 DFE와 더불어 변화하는 탭의 상수를 이용하여 심한 간섭현상을 작은 파워소모로 잡아줄 수 있었다. DC 레벨 디텍터라는 블락을 이용하여 심각한 간섭을 일으키는 데이터 패턴을 발견하고, 그에 따른 탭 상수가 바꿔지는 형태로 구현이 되었다. 이것은 DFE가 심한 건섭을 일으키는 데이터 패턴에 대하여 게인이 더 커지는 것을 의미한다. 따라서, 채널로 인한 잘못된 데이터가 수신되는 것을 더 강력하게 막아줄 수 있다.
두 번째로, 두개의 탭을 가진 DFE가 변화하는 탭 상수를 가지며 CTLE와 협동하는 구조로 이루어 보았다. 첫 번째로 구현된 이퀄라이저의 단점을 보완하면서, 이퀄라이저 단의 게인을 높여주는 방식을 취하였다. XOR 라는 방식을 써서 데이터 패턴을 파악하며, 이에 따라 DFE의 게인이 달라지게 된다. 높은 주파수의 게인이 올라가게 되지만 중간 주파수의 게인이 낮아지게 되는 구조의 DFE가 형성되게 되며 이러한 현상은 거의 추가적인 파워가 없이 이루어지게 된다. 낮아진 중간 주파수의 게인은 CTLE에 의해 보상이 되며 이 또한 DFE 자체에 비해 파워 소모가 낮다. 높은 주파수에서 높은 게인의 DFE는 노이즈에 대해 더욱 강력하게 보상해 줄 수 있게 된다.
시뮬레이션의 신뢰를 위해 레이아웃을 한 다음, 그 레이아웃을 바탕으로 포스트 시뮬레이션이 이루어 졌다. 시그널을 채널을 거친 다음 수신단에서 받아들였으며, 수신단의 이퀄라이저 단이 이것을 보상을 할 수 있는지 없는지를 판단하게 된다. 시뮬레이션과 제조는 삼성 65nm CMOS공정과 동부 0.11um CMOS공정을 이용하여 검증하였다. 첫 번째 아이디어는 삼성 65nm CMOS공정으로 20Gb/s의 데이터 속도와 함께 22.65mW 파워소모로 20dB의 채널 감쇠를 보상해줄 수 있었다. 두 번째 아이디어는 동부 110nm CMOS 공정으로 12.5Gb/s 의 데이터 속도와 함께 22.8mW 파워소모로 27dB의 채널감쇠를 보상 할 수 있었다.