The power consumption of readout circuits has to be minimized for low-power CMOS Image Sensor(CIS). To minimize the static currents, ADC type is not a conventional Single-slope ADC, but SAR ADC, which has a large CDAC, so ADCs are arranged in multiple column-parallel. Conventionally, SAR ADC is faster than Single-slope ADC by its efficient conversion scheme, then it has less burdens to A/D conversion. This SAR ADC is implemented with low-power logic and 12bit / 8bit mode control. In this multiple column-parallel architecture, Column-Fixed-Pattern Noise(CFPN) can be critical to the image quality. In order to minimize CFPN, thermometer capacitors in CDAC are shuffled in an ADC and channel ADCs are also shuffled externally. The simulation Results show that SFDR = 76.24dB, SNDR = 70.57dB, 64uW power consumption in 12bit mode and SFDR = 54.98dB, SNDR = 47.74dB, 52uW power consumption in 8bit mode.
CMOS Image Sensor(CIS)의 저전력화를 구현하기 위해서는 readout 회로에서의 전력 소모가 최소화되어야한다. ADC는 기존 Single-slope 구조가 아닌 SAR ADC를 사용하여 static current 소모를 최소화하였고, SAR ADC에서의 CDAC으로 인한 size 부담을 줄이기 위해 multiple column-parallel 구조로 ADC를 배치하였다. SAR ADC는 효율적인 동작으로 Single-slope ADC보다 conversion speed가 빠르기 때문에 multiple column-parallel 구조로 배치했을 때의 speed 부담을 줄일 수 있다. 기본적으로 SAR ADC를 low-power 동작 할 수 있도록 logic의 부담을 최소화하였고, reconfigurable resolution동작을 포함하여 12bit / 8bit mode를 control 할 수 있게 하였다. Multiple column-parallel 구조에서는 Column Fixed-Pattern Noise(CFPN)이 더욱 critical 해 질 수 있는데, 그 영향을 줄이기 위해 ADC 내에서는 CDAC의 thermometer capacitor를 shuffling하고, 외부적으로 channel끼리 shuffling을 해주어 error를 흩뿌리는 효과를 볼 수 있도록 하였다. 그래서 하나의 ADC의 power 소모는 12bit / 8bit mode 각각 64uW, 52uW이고, full HD의 pixel 해상도로 가정할 경우 모든 channel ADC에서 소모하는 power는 약 10mW 정도로 예상된다. ADC의 성능은 12bit mode에서 SFDR = 76.24dB, SNDR = 70.57dB, 8bit mode에서 SFDR = 54.98dB, SNDR = 47.74dB로 예상된다.