As the required data rate increases, a multi-channel clock and data recovery (CDR) are being employed in serial links to overcome the throughput limitation of a CDR, which is set by the channel bandwidth. Furthermore, independent channel and referenceless system are demanded in high-speed wire-line industries. This work presents : (1) a theoretical analysis of the stochastic reference clock generator (SRCG), which creates a clock-like periodic signal from a random non-return-to-zero (NRZ) data sequence for the masterless and referenceless clock generator. The output of the SRCG can be utilized as a reference clock for frequency acquisition in dual-loop clock-and-data recovery (CDR) circuits. A frequency locked loop (FLL) subsequent to the SRCG guides the voltage controlled oscillator (VCO) frequency into the pull-in range of the phase locked loop while suppressing the high-frequency phase noise of the SRCG. The phase noise and frequency offset of the SRCG-FLL pair are analyzed. The validity of the theoretical analysis is supported by results taken from a test chip. (2) A phase-rotator-based 4-channel digital clock and data recovery (CDR) IC featuring a low-power dispersion-tolerant reference-less frequency acquisition technique is presented. A quasi-periodic reference clock signal extracted directly from a dispersed input signal is distributed to digitally controlled phase rotators in the CDR ICs for phase acquisition. A multiphase frequency-acquisition scheme is employed for the reduction of the clock jitter. The measurement results show that the proposed design offers a lower frequency offset and clock noise floor under channel dispersion, as compared to conventional designs. (3) A masterless and referenceless clock generator for $4\times\unit[25\mbox{-}]{Gb/s}$ parallel transceiver is presented finally. Entire channels operate independently without performance penalty while saving power and area. A jitter suppression-loop (JSL) is incorporated per channel to suppress the low frequency accumulated jitter from SRCG. The accumulated jitter suppressed SRCG clocks are gathered in a masterless counter-based frequency detector (FD) and the VCO frequency is locked with the frequency information from the FD. The frequency locked clock signal is distributed to each CDR channel and then phase rotators rotate the clock signal to minimize the phase difference between the input data and the clock signal of each channel. A test chip fabricated using a TSMC $\unit[40]{nm}$ CMOS process recovers clock and data with a bit-error-rate (BER) of less than $10^{-15}$.
데이터 레이트의 증가가 요구됨에 따라, 직렬 링크에서는 기존의 클록 데이터 리커버리의 채널 대역폭에 의한 처리량의 한계를 극복하기 위해서 여러 채널의 클록 데이터 리커버리의 기술이 사용되고 있다. 더욱이, 고속 신호 유선 산업에서는 독립적인 채널운영과 기준 클록을 제공하는 외부소자을 사용하지 않는 시스템을 요구하고 있다. 이 논문은 다음의 내용을 포함하고 있다: (1) 마스터 채널이 없고 기준 클록이 없는 클록 발생기를 위한 입력 데이터로 부터 기준 클록과 같은 주기 신호를 만들어 내는 통계적 기준 클록 발생기의 이론적인 해석을 하였다. 통계적 기준 클록 발생기의 출력신호는 클록 데이터 리커버리 회로의 주파수 획득을 위해 기준 클록으로 사용되며, 주파수 동기 루프는 전압 조정 발진기로 하여금 위상 동기 루프가 동작할 수 있는 범위내로 클록의 주파수를 맞추며 통계적 기준 클록 발생기로 부터 생기는 위상 잡음을 줄여주는 역할을 한다. 또한 통계적 기준 클록 발생기와 주파수 동기 루프의 위상 잡음과 주파수 오프셋에 대한 해석이 포함되어 있고, 이러한 이론적 해석의 타당성은 테스트 칩의 측정결과로 증명하였다. (2) 채널 분산에 내성을 가진 기준 클록이 없는 저전력 주파수 획득 기술이 탑재된 위상 회전기 (보간기)를 기반으로한 4 채널 디지털 클록 데이터 리터버리 IC에 대한 내용들이 서술되어 있다. 다중위상 주파수 획득 기술은 클록 지터를 줄이는 역할을 한다. 테스트 칩의 측정 결과는 제안한 구조의 회로가 채널 분산이 있는 환경에서 기존의 구조보다 적은 주파수 오프셋과 낮은 클록 잡음 플로어를 가진다는 것을 보여준다. (3) 마지막으로 $4\times\unit[25\mbox{-}]{Gb/s}$ 병별 송수신기를 위한 마스터가 없으면서 기준클록이 존재하지 않는 클록 발생기에 대한 연구 내용이 포함되어 있다. 모든 채널이 성능의 열화없이 독립적으로 운영되면서도 전력소모와 면적을 절약하는 구조이다. 추가적으로 지터 억압 루프는 통계적 기준 클록 발생기로 부터 발생하는 낮은 주파수의 누적 지터를 억제하는 기능을 각 채널마다 포함하고 있다. 각 채널의 누적 지터가 억압된 통계적 기준 클록 발생기의 출력 클록은 카운터 기반의 주파수 검출기로 모이게 되고 검출기의 주파수 정보를 받아서 전압 조정 발진기는 주파수 동기를 이루게 된다. 주파수 동기된 클록은 모든 데이터 클록 리커버리 채널로 다시 재분배 되고 각 채널의 위상 회전기 (보간기)는 각 채널의 입력 신호와 클록 신호의 위상 차이를 최소화 하는 방향으로 동작하게 된다. 이러한 전체 시스템은 TSMC $\unit[40]{nm}$ CMOS 공정으로 테스트 칩이 제조되었으며 비트 오율이 $10^{-15}$의 환경으로 데이터와 클록이 복원되는 것을 확인하였다.
