Display interface is typically composed of two interfaces in the data communication from a PC or a
TV to another display device. First, it is called ‘System interface’ that the data communication from a process
unit which makes visual data to a display device. Nowadays as the demands for 3-D display, high resolution
TV and monitors increase, the amount of the transmitted visual data is also gradually increased. Conventional
display interfaces such as DVI (Digital visual interface) and VGA (Video graphics array), however, has a limit
to handle various demands. Therefore, the next generation system interfaces such as HDMI and DisplayPort
have been released and these high performance interfaces can support the maximum data rate of tens of Gb/s
through cables.
In this thesis, A 5.4 Gb/s clock and data recovery circuit using the seamless loop transition scheme has
been presented as a precedent study on DisplayPort version 1.2. The proposed scheme enables the CDR circuit
to change an operation mode without output phase noise degradation as well as a stability problem. The
measured rms jitter of the proposed CDR circuit is 5.98 ps-rms, which is 2.61 ps smaller as compared with the
conventional CDR circuit. After the precedent study, A 5.4/2.7/1.62 Gb/s multi-rate receiver has been designed
for DisplayPort version 1.2. This receiver adopts an adaptive loop bandwidth calibration scheme and
includes a dual-mode phase detector and a bandwidth controllable equalizer. A dual-mode binary phase detector
and a bandwidth controllable equalizer are proposed for enabling the multi-rate operation of the receiver
with the optimization of design complexity. A voltage booster is also proposed for an active inductor to
achieve the bandwidth extension with low power consumption. The proposed circuit recovers data and clock
with quarter/half-rate operations with the peak to peak clock jitter of 29.9/39.8/43.3 ps and rms jitter of
3.215/4.077/4.828 ps for 5.4/2.7/1.62 Gb/s data rates, respectively. The BER for all input data rates is < 10^-12.
The jitter tolerance has been measured with 4 MHz-40 MHz jitter frequencies. The measured result shows the
CDR circuit meets the DisplayPort mask with > 0.22 UIpp.
The received data through the system interface is transmitted again to source driver ICs by a timing
controller that is attached to a display panel. It is called ‘Intra-panel interface’ that the data communication
from a timing controller to source driver (or column driver) ICs. Widely and typically used IC packages are
chip-on-film (COF) and chip-on-glass (COG). In case of COG, it can minimize the packaging area by directly
attaching an IC to a surface of the glass. However, attaching an IC to the glass means that the data channel
(line-on-chip, LOG) is also placed on the glass and there is no ground plane which makes the return current
path longer. The long return current path causes that the channel has a high resistive characteristic. The high
resistive channel induces serious power loss for the data transmission and the power network.
Since the LOG is used as a power supply line as well as a transmission line, a new problem which is
called the LOG-induced simultaneous switching noise (SSN) occurs. The LOG-induced SSN makes the jitter
performance of a repeater for on-chip interconnect worse. From simulated and measured results, it is noticed
that there is no eye opening for 2 Gb/s data with 10% VDD and GND variations. Therefore, to use the COG
packaged source driver IC for mobile devices and increase the data rate, we propose the LOG-induced SSN
tolerant on-chip interconnect transceiver. In the transmitter, a sub-driver is used to compensate channel loss
with pre-emphasis and a reversely connected driver (main driver) is used to make pre-emphasis available
without voltage regulators. In the receiver, An SSN compensator is proposed. The SSN compensator generates
SSN sensitive bias voltages to prevent bandwidth reduction of the latch and the sense amplifier. The measured
eye width of the proposed circuit for 10000-μm on-chip interconnects is 0.542-UI with the BER of 10^-10 for 2-
Gb/s simultaneously injecting 10-MHz, ±120-mVpp noises into GND and VDD, respectively while the eye of
the repeater which consists of 24 inverters is closed. The proposed transceiver has been manufactured using
0.13 μm CMOS technology and the energy efficiency is 1.1 pJ/bit.
PC 나 TV 로부터 모니터나 또 다른 TV 로 영상 데이터가 전송이 되는 과정에는 크게
시스템 인터페이스와 패널 내부 인터페이스가 존재한다. 디스플레이 기기에 표시될 데이터를
생성하는 프로세서로부터 이 데이터를 전송 받는 디스플레이 기기 사이의 인터페이스를 시스템
인터페이스라고 부른다. 3D display, 고해상도 TV 및 모니터 등이 널리 보급되면서, 디스플레이
기기 간의 영상 데이터 전송 량이 점차 증가하고 있다. 그러나 기존의 DVI (Digital visual interface),
VGA (Video graphics array) 와 같은 시스템 인터페이스로는 이러한 추세를 따라가기에는
한계가 있다. 따라서 HDMI, DisplayPort 와 같은 차세대 system interface 가 요즘 널리 사용되고
있다.
시스템 인터페이스를 통하여 디스플레이 기기에 도달한 데이터는 기기 내부에 위치한
타이밍 컨트롤러에 의해서 소스 드라이버 칩으로 전송된다. 이와 같이 타이밍 컨트롤러와 소스
드라이버 칩 사이의 인터페이스를 패널 내부 인터페이스라고 한다. 패널 내부 인터페이스는
패키지의 형태에 따라 전송 채널의 특성이 바뀌는 특징이 있다. 널리 사용 되는 패키징 기술은
크게 COF (Chip-on-film)과 COG (Chip-on-glass)로 볼 수 있다. 이 중 COG 의 경우, 칩을 유리판에
바로 붙임으로써 package 에 필요한 면적을 최소화 할 수 있는 반면에, 전송 채널의 큰 저항
특성으로 인해 데이터 전송 및 전원 공급 시 큰 손실을 겪게 된다.
본 학위 연구에서는 시스템 인터페이스 중의 하나인 DisplayPort 용 Receiver 회로를 설계
하였다. DisplayPort version 1.2 의 선행 연구 차원에서 설계한 이중 루프 구조의 5.4 Gb/s 선형
CDR 회로에서는 RC 계수를 조정 가능한 필터를 이용하여 클럭 생성 루프에서 데이터와 클럭의
위상 조정 루프로 변화 시, 주파수 정보를 잃지 않음과 동시에 위상 잡음의 증가 없이 회로
안정성을 유지하도록 하였다. 이 테스트 칩은 0.13 μm CMOS 공정으로 제작하였으며, 측정된
RMS 지터는 5.98 ps-rms 로써 기존의 전류감소방법을 사용하여 회로 안정성을 유지한
CDR 회로와 비교했을 경우 2.61 ps 더 적은 값을 나타내고 있다.
선행 연구를 거쳐 설계한 DisplayPort version 1.2 용 Receiver 회로는 PVT 변화에 대해
적응형 루프 대역폭 조정 회로를 탑재 하고 있으며, 5.4 Gb/s, 2.7 Gb/s, 1.62 Gb/s 의 데이터 속도를
지원 한다. 이를 위해, dual-mode phase detector 가 제안되었다. 기존의 넓은 주파수 조정 범위를
가지는 VCO 를 사용하지 않고, 하나의 VCO 출력 주파수를 이용하여 dual-mode phase detector 는
5.4 Gb/s 와 2.7 Gb/s 의 데이터 속도 동작을 가능하게 했다. Dual-mode phase detector 설계 시 전력
소모를 최소로 유지하면서 동작 안정성을 확보하기 위해서 Active inductor 회로를 사용했으며 이를 위한 voltage booster 회로도 제안하였다. Equalizer 또한 다중 데이터 속도를 지원해야 함으로
AC 손실 보상 기능뿐 만 아니라 최대 손실 보상 주파수를 조절할 수 있는 equalizer 를
제안하였다. 이를 통해서 5.4 Gb/s 모드 일 경우 최대 손실 보상 주파수를 2.7 GHz 에, 2.7 Gb/s
모드 일 경우 1.35 GHz 에 위치시키는 것이 가능하다. 이 테스트 칩은 0.13 μm CMOS 공정으로
제작하였으며, 측정을 한 결과 5.4 Gb/s, 2.7 Gb/s, 1.62 Gb/s 의 데이터 모드에 대해서 올바른
동작을 보여주었으며 DisplayPort 의 Jitter tolerance 조건을 만족하였다.
COG 패키징을 한 소스 드라이버 칩의 경우 패널 내부 인터페이스 전송 매개체를 Lineon-
glass (LOG) 라고 부른다. 소스 드라이버 칩은 LOG 를 통해 데이터 통신뿐 만 아니라 전원
공급을 받는다. LOG 는 저항과 유사한 특성을 가지고 있기 때문에, 이를 통해 전원 공급을
받으면 저항 특성의 SSN 이 발생하게 된다. 이는 칩 내부 데이터 전송 시 리피터의 지터
특성을 나쁘게 하며, 시스템의 BER 를 증가 시키는 원인이 된다. 이 문제를 해결 하기 위해서
기존의 리피터 방식이 아닌 저항 특성의 SSN 에 둔감한 on-chip interconnect transceiver 를
제안하였다. 송신기에서는 pre-emphasis 기능을 하는 sub-driver 와 면적을 많이 차지 하는 전압
안정기를 사용하지 않으면서도 pre-emphasis 를 위한 전압 마진을 만들 수 있는 reversely connected
driver (main driver)로 구성되어 있다. 수신기에서는 SSN compensator 가 SSN 에 민감한
바이어스 전압을 생성하여 SSN 에 의한 latch 와 sense amplifier 의 대역폭 감소를 방지하도록
하였다. 이 테스트 칩은 0.13 μm CMOS 공정으로 제작하였으며, 2 Gb/s 의 데이터에 대해서
측정을 한 결과 리피터의 경우 10-MHz, ±120-mVpp 의 노이즈를 인가했을 경우 eye 가 완전히
닫히고 BER 측정이 불가능 했지만(±75-mVpp 의 노이즈에 대해서는 4.62x10^-3 의 BER 특성),
SSN 에 둔감한 on-chip interconnect transceiver 의 경우에는 0.542-UI 의 eye 폭과 10^-10 의
BER 특성을 보여주었다.
