Mesh clock network is very effective at reducing clock skew. So mesh clock network has been widely used in high performance processor designs for smaller skew. But mesh clock network causes a large increases of power consumption due to additional redundant wire capacitance and shorted buffers. In this thesis, I propose the power minimization method in mesh clock network. This thesis first analyzes the short-circuit power consumption of the mesh clock network. I then propose a new clock buffer, which practically eliminates short-circuit current in a mesh clock network. Practical design methodology of mesh clock network including the method to determine the number of mesh grid and to synthesis of premesh tree using proposed clock buffer is also proposed.
메시 클락 네트워크는 클락 스큐를 줄이는데 효과적인 방법이다. 따라서 작은 스큐가 요구되는 프로세서에서 많이 사용이 된다. 하지만 메시 클락 네트워크는 추가되는 wire capacitance와 트리의 마지막 단에 사용되는 버퍼가 모두 단락되어 있기 때문에 파워 소모가 크다는 단점이 있다. 본 논문에서는 메시 클락 네트워크에서의 파워를 최소화하는 방법을 제안하였다. 먼저 메시 클락 네트워크에서의 단락 회로 파워를 분석하고, 이를 바탕으로 새로운 클락 버퍼 디자인을 제안하였다. 이 새로운 클락 버퍼 디자인은 메시 클락 네트워크에서 단란 회로 파워를 없애는데 효과가 있다. 또한 제안한 클락 버퍼를 이용하여 premesh tree를 만드는 방법을 제안하여 선택적으로 새로운 클락 버퍼를 사용하도록 하였다. 마지막으로 스위칭 파워가 최소가 되도록 하는 메시 격자의 크기를 정하는 방법도 제안하였다.