The proposed replica driving technique reduces power consumption from SC amplifier by separating the output stage into one for accuracy and another for high speed. That is, the amplifier gain accuracy is determined by the closed-loop property while the load is driven rapidly by the open-loop replica stage. By isolating the amplifier from the load capacitor, the amplifier could drive the heavy load capacitor in a power efficient manner. And the proposed replica driving technique is more suitable for heavy capacitive load driving, such as for the front stages of high resolution ADC. The limited signal swing problem of the previous replica driving technique, arising from the source-follower (SF) configured output stage, is resolved through a simple SC level shifter. The output driving capability is ensured by using a class-AB output stage. Owing to the high-speed open-loop output driving, the reference driver does not require any bypass capacitor. Thus, as the load capacitor is increased, the power saving effect of the proposed replica driving technique becomes prominent and suitable for high SNR applications. A prototype 12 bit 200 MS/s pipelined ADC was designed for concept proof in a 65 nm CMOS process. The ADC core which is limited to 150 MS/s consumes 92.4 mW at a 1.2 V supply including reference driver. The measured DNL and INL are 0.5 LSB and 1.5 LSB, respectively. The SNDR and SFDR are 58.2 dB and 73.6 dB at 150 MS/s with an 8.3 MHz input. The main sources of performance degradation are the reduction of gm and the thermal noise of the S/H. The replica driving pipeline ADC is revised from the measurement results. The measured DNL and INL are 0.5 LSB and 1.5 LSB, respectively. The measured SNDR and SFDR are 65.6 dB, 82.6 dB, respectively. At a Nyquist rate input (=99 MHz), they are 58.6 dB and 77.3 dB, respectively. The ADC core and the entire reference drivers consume 53.9 mW and 13.2 mW, respectively, at a 1.2 V supply. The measured results of the revised replica driving pipeline ADC are result in 77 % reduction of FoM from that of previous result and that result is prominent base on the operational amplifier.
제안된 복제구동 기법은 출력단을 정확도와 동작 스피드를 분리하여 전력소비를 줄인 구조인다.즉, 폐루프 동작을 통하여 게인 정확도를 보장하며 열린 루프동작을 통하여 큰 부하를 효율적으로 구동하게 된다. 제안된 복제 구동기법은 큰 부하를 포함하는 고해상도 ADC의 상위 단에 적합한 구조이다. 제안된 복제 구동기법의 회로에서는 복제 구동단으로 인한 최대 출력범위의 제한의 문제점의 극복을 위하여 전압 레벨 쉬프팅을 사용하였으며, 이를 구현을 위하여 정전류를 소비하지 않는 스위치-커패시터 전압 레벨 쉬프팅을 적용하였다. 또한 부하 구동능력을 증가시키기 위하여 MDAC은 class-AB단을 적용하였으면 바이어싱을 복제 구동단과 마찬가지로 정전류 소비를 하지않는 스위치-커패시터 전압 레벨 쉬프팅을 적용하였다. 복제 구동단의 빠른 구동 능력으로 제안된 회로의 기준 전압 생성기에서는 바이패스 커패시터를 사용하지 않더라도 충분히 구동이 되는 장점을 가지고 있다. 더욱이 부하가 증가하면 할수록 복제 구동기법의 효율성은 증가하므로 높은 SNR이 요구되는 응용에 적합한 기법이다. 제안된 복제 구동 기법을 효율성을 검증하기 위하여 스위치-커패시터 회로를 포함한 파이프라인 ADC가 구현되었다. 제안된 설계에서는 큰 부하를 구동하는 S/H, MDAC, 기준전압장치를 복제 구동기법을 적용하여 설계되었다. 처음 설계된 파이프라인ADC는 S/H를 포함한 구조로 65 nm CMOS 공정으로 제작되었으며, 1.2 V의 전원 전압을 갖는다. 150 MS/s의 동작 속도로 8.7 MHz의 입력신호에 대해 SFDR과 SNDR은 각각 73.6 dB, 58.2 dB의 성능을 보인다. 측정된 아날로그와 디지털 전력소모는 각각 80.4 mW, 12 mW로써 총 92.4 mW를 소모하며 930 fJ/conv.step의 FoM을 보여준다. 측정된 결과는 S/H의 증폭기 노이즈 영향으로 상대적으로 낮게 나타났다. 이를 바탕으로 수정된 파이프라인 ADC는 성능감소의 주된 원인으로 파악된 S/H를 제거하고, 입력의 RC-delay를 맞추기 위한 레이아웃을 적용하였으며, 65 nm CMOS 공정으로 1.2V의 전원 전압을 갖는다. 200 MS/s의 동작 속도로 1.0 MHz의 입력신호에 대해 SFDR과 SNDR은 각각 82.6 dB, 65.6 dB의 성능을 보인다. 측정된 아날로그와 디지털 전력소모는 각각 60.1 mW, 7 mW로써 총 67.1 mW를 소모하며 이전 설계에 비하여 15 %전류 감소를 보인다. 따라서 수정된 파이프라인ADC의 216 fJ/conv.step의 FoM을 보이며 부하의 크기가 과도하게 커도 증폭기를 기반으로 설계된 설계 중 가장 우수한 FoM을 보인다.
제안된 복제구동 기법은 부하를 크게 구동하는 스위치-커패시터 응용에서 효율성이 더욱 극대화 할 것이라 예상되며, 증폭기의 역할을 더욱 확대할 수 있는 가능성을 제시한다.
