Recently, IT devices such as desktops, smart-phones and tablets deal with huge amount of data. To quickly transfer the huge amount of data, interface circuits between transmitter and receiver should operate with high data-rate performance. Even though single-ended parallel interface is a method to achieve the high data-rate, crosstalk noise between the parallel channels is generated. In this thesis, the crosstalk noise compensation is studied. To compensate the crosstalk noise, new approach using capacitive coupling is proposed. The proposed scheme has simple structure, low power consumption, small area, and high jitter reduction. Additionally, a crosstalk adaptation method with low power is studied. A capacitive crosstalk compensator (CXC) at transmitter is presented. It employs double-path capacitive coupling to accurately cancel crosstalk-induced jitter (CIJ). Mode detector and additional clock for compensation are eliminated and only buffers and capacitors are used. The simple architecture consumes low power (1mW/Gbps/CH) and occupies small area (0.009mm2/CH). The chip was fabricated in a 130nm CMOS process. CXC has the maximum jitter reduction with 34.1ps (90.5%) and the maximum voltage improvement with 26.6mV. CXC operates at up to 6.5Gbps. A low power adaptive crosstalk cancellation for single-ended parallel interface is presented. Digital calibration which accurately detects the amount of crosstalk without a reference clock is proposed. To transfer calibration information from a receiver to a transmitter without additional channels, switched termination resistors (STR) are implemented. The proposed techniques achieve low power and small area due to no need for reference clock and the additional channels. A simple crosstalk canceller located at the transmitter requires less design effort and low power. An implemented adaptive 3CH-CXC rapidly determines the optimum calibration point during 4-cycles calibration time, and eliminates crosstalk induced jitter from 50% to 87.1%. It operates up to 5Gbps consuming 1.6mW/Gbps/CH in a 130nm CMOS.
최근 데스크탑, 스마트폰, 태블릿과 같은 정보 기술 기기들이 거대한 양의 데이터를 다루고 있습니다. 거대한 양의 데이터를 빠르게 전송하기 위해, 송신기와 수신기 사이의 인터페이스 회로 들은 높은 통신 속도를 가져야 합니다. 비록 싱글엔드형 병렬 인터페이스가 높은 통신 속도를 얻을 수 있는 한 방법이지만, 병렬 채널들 사이에서는 부호간 간섭 잡음이 생성된다. 본 논문에서는 부호간 간섭 잡음을 보상하는 방법이 연구된다. 부호간 간섭 잡음을 보상하기 위해서 전기용량 커플링을 사용하는 새로운 방식이 제안된다. 제안된 방식은 간단한 구조, 낮은 전력 소모, 작은 크기, 높은 지터 감소율을 갖는다. 더불어서, 낮은 전력을 소모하는 부호간 간섭 적응형 방식도 연구된다. 부호간 간섭 특성을 이용한 부호간 간섭 보상기 (CXC) 가 제안된다. 부호간 간섭 에 의해 생성된 지터 (CIJ) 를 정확하게 제거하기 위해서 2 쌍의 전기용량 커플링을 사용한다. 이런 간단한 구조는 낮은 전력 (1mW/Gbps/CH) 을 소모하고, 작은 크기 (0.009mm2/CH) 를 갖는다. 칩은 130nm CMOS 공정으로 제작되었다. CXC 는 최대 34.1ps (90.5%) 의 지터 감소를 얻고, 최대 26.6mV 의 전압 개선을 얻는다. CXC 는 최대 6.5Gbps 까지 동작한다. 싱글엔드형 병렬 인터페이스에서 낮은 전력을 갖는 적응형 부호간 간섭 보상 방식이 제안된다. 기준 클락 없이 부호간 간섭 의 양을 정확하게 검출하는 디지털 보정 방식이 제안된다. 보정 정보를 부가적인 채널 사용 없이 수신기에서 송신기로 돌려보내기 위해서 개폐 종단 저항 (STR) 이 사용된다. 제안된 기술들은 기준 clock 과 추가적인 채널들이 필요하지 않기 때문에, 낮은 전력과 작은 크기를 갖는다. 송신기에 위치한 간단한 구조의 부호간 간섭 보상기는 쉽게 설계할 수 있고, 낮은 전력을 소모한다. 제작된 적응형 3CH-CXC 는 4 주기의 보정 시간 동안 신속하게 최적의 보정 지점을 결정한다. 그리고, 부호간 간섭 에 의해 생성된 지터를 50%에서 87.1% 까지 제거한다. 그리고 130nm CMOS 공정에서 1.6mW/Gbps/CH 을 소모하면서 5Gbps 로 동작한다.