This dissertation focuses on the investigation of graphene synthesis which can be utilized as a channel material of advanced field effect transistor. For that purpose, graphene synthesis using carbon implantation is introduced to improve the reproducibility of synthesis method, and Ni/rGO/SiO2 stacked structure is also suggested for the formation of wrinkle free graphene.
For the synthesis of graphene using carbon ion implantation, Carbon ions were implanted in a nickel thin film and after a subsequent rapid thermal annealing, they segregated on the surface, forming a graphene layer. The dependence of graphene synthesis on process conditions, including the carbon implantation dose, RTA temperature and time, were investigated. The graphene shows quality comparable to the best reported CVD graphene. It was also found local growth of graphene through local implantation requires stringent control of the process chamber conditions in order to avoid growth of graphene on unimplanted regions.
And, for the method utilizing a reduced graphene oxide (rGO) interfacial layer between the metal film and the wafer substrate, the rGO interlayer releases the residual stress of the metal thin film and thereby suppresses stress-induced metal grain growth. This technique makes it possible to use much thinner nickel films, leading to a dramatic suppression of RMS roughness (~3 nm) of the metal surface even after high temperature annealing. It also endows excellent control of the graphene thickness due to the reduced amount of total carbon in the thin nickel film. The synthesized wrinkle-free graphene layer exhibits excellent thickness uniformity (95% coverage of monolayer) and very high carrier mobility of ~15000 cm2/Vos.
As further works, the synthesis of wrinkle free graphene on Cu substrate will be conducted. Since Cu substrate has better reproducibility of forming monolayer graphene than Ni substrate, winkle free graphene formation on Cu substrate should be conducted for the realization of graphene electronics. We found a way to improve the surface morphology of Cu by introducing high pressure annealing, and will continue characterization of synthesized graphene. In addition, the formation of graphene on flat dielectric substrate is also planned.
현재 기술적 한계에 다다른 실리콘 기반의 전자소자를 이을 차세대 물질로 많은 연구가 진행중인 물질 중 하나인 그래핀은 놀라운 전기적 및 기계적 특성으로 인해 그 귀추가 주목되고 있다. 최근 CVD를 이용한 그래핀 합성법의 개발을 통해 고품질의 그래핀을 양산하는 방법이 소개된 바 있으며, 이로 인해 그래핀 관련 연구가 폭발적으로 가속화 되었다. 이 방법을 통해 이미 투명전극을 대체하기 위한 그래핀 연구는 상용화를 눈앞에 두고 있는 상황이다. 하지만, 그래핀을 채널 물질로 활용하는 그래핀 전자소자 관련 연구는 기존의 CVD 공정이 가지는 낮은 태생적인 문제점으로 인해 그 목표달성이 요원한 상황이다. 일례로, CVD 공정은 공정 압력, 가스의 분압, 유량, 공정 온도 등의 다양한 인자에 대단히 민감하게 동작하게 되는 것으로 알려져 있어 이 기법을 이용해 그래핀을 성장하는 경우 재현 가능한 성장이 사실상 불가능 하다. 또한, CVD 성장 방법에서 그래핀은 다양한 종류의 주름을 갖게 되는 것으로 알려져 있는데, 만약 이 주름이 채널로 형성된 그래핀에 존재할 경우, 소자의 전기적 특성을 현저히 저감 시키는 것으로 알려져 있다. 주름의 형성에 가장 큰 영향을 미치는 요소로 금속의 grain boundary에 형성된 깊은 골자기를 들 수 있는데, 이는 그래핀 성장에 고온의 열처리와 금속 기판의 존재가 필수적인 점을 감안했을 때 해결하기 쉽지 않은 문제인 것으로 판단된다.
본 학위 논문에서는 이러한 문제를 해결하기 위하여 탄소 이온주입법을 이용한 그래핀 성장 법을 제안하였다. 또한, 그래핀 성장을 위한 금속 기판의 grain boundary 형성을 억제하는 것으로 표면의 거칠기를 현저히 저감시키고 이로써 그래핀의 주름을 줄이는 방법에 대한 연구를 진행하였다.
먼저, 탄소이온주입법을 이용한 그래핀 성장법은 기존의 CVD 기법과는 달리 그래핀 성장의 재료로 활용되는 탄소원자의 개수를 정확하게 조절해서 Ni 기판에 주입한 후 RTA를 통해 Ni 기판위로 석출 시키는 방식으로 진행되었다. 이 방법을 통해 Ni 기판위에 성공적으로 그래핀을 성장 시켜낼 수 있음을 확인하였으며 이로써 기존의 CMOS 기반에서 널리 사용되는 공정 기법만을 이용하여 그래핀을 성장해 내는 것을 가능케 하였다.
또한, 그래핀 성장에 주로 사용되는 금속 촉매층인 Ni 박막의 경우 박막 형성 시 높은 intrinsic stress를 갖는 것으로 알려져 있는데, 이 stress는 향후 그래핀 성장을 위한 열처리 시에 Ni 박막층의 grain growth를 촉진시켜 깊은 grain boundary의 형성을 야기하게 된다는 점에 착안하여 Ni 박막층과 이를 지지하는 실리콘 산화물층 사이에 Ni 박막층의 stress를 줄여줄 수 있는 rGO layer를 삽입하여 Ni 박막층의 stress를 현저히 줄이는 방법을 제안하였다. 이 방법을 통해 Ni 박막층의 grain growth가 줄어들면서 그동안 그래핀 성장에 활용되지 못했던 100 nm 이하의 두께에서도 그래핀을 성장해 내는 것을 성공하였으며, 이를 통해 Ni 박막위에서도 고품질의 단일 박막을 갖는 그래핀을 성장해 내고, 성장된 그래핀이 주름을 거의 갖지 않음을 확인하였다.
이상에서와 같이 본 연구에서 제안된 그래핀 성장기법은 전자소자로 활용되기에 충분한 품질을 가진 그래핀 성장 개발 연구에 새로운 방향을 제시해 줄 것으로 기대된다.
향후에는 보다 녹는점이 낮은 Cu 금속 층에서 주름이 없는 그래핀의 성장방법에 대해 연구할 계획이며, 또한 궁극적으로는 매우 균일한 절연층위에 그래핀을 직접 성장시키는 방법에 까지 그 연구를 확장하여 주름이 없는 신뢰성 있는 그래핀 성장 연구를 발전시켜 나갈 계획이다.
