An efficient 3D interconnection techniques, called Edge metal line interconnection, Edge stud bump interconnection, oxide bonded TSV Build-Up stacking are introduced and implemented in this study. Numeri-cal analysis and experiments are conducted to investigate the structural reliability of the stacked chips in each process.
Edge metal line interconnection process, which fabricates dielectric layer by half dicing in the wafer level and the vertical interconnection is formed by metal deposition at the edge of the stacked chip. The simulation results represent the structural weak portion of the proposed technique. The stacked chip is fabricated and the interconnection quality of the stack chip was examined through 3D images obtained with the use of the CT and X-ray. The images showed that the interconnections were made successfully.
Edge stud bump interconnection process, which fabricates vertical interconnection and dielectric layer by bonding the Perpendicular circuit die to the stacked chip. The Perpendicular circuit die is composed of stud bump and seed layer circuit. The simulation results show the structural weak portion of the proposed tech-nique. The stacked chip is fabricated and the interconnection quality of the stack chip was examined through 3D images obtained with the use of the CT and X-ray. The images showed that the interconnections were made successfully.
Oxide bonded TSV Build-Up stacking, which stacks wafers by oxide bonding and the vertical TSV is fabricated by filling via with vacuum soldering. The conventional TSV structure is compared with the pro-posed structure to investigate the structural weak portion. The simulation results represent that the proposed technique has a low stress concentration at the interface of stacked chip. The solder filled TSV chip is suc-cessfully fabricated and the filling quality is examined by SEM images.
본 연구에서는 3D 인터커넥션 기술 중에 Edge metal line interconnection, Edge stud bump interconnection, oxide bonded TSV Build-Up stacking 기술을 제안하였다. 시뮬레이션과 실험을 통해 제안된 연구의 구조적인 안정성에 대해서 분석을 하였다.
Edge metal line interconnection process에서는 적층칩의 측면에 하프다이싱을 이용하여 절연층을 형성하고 금속을 증착시킴으로써 수직 신호선을 형성하는 공정이다. 시뮬레이션을 통해 적층칩의 취약한 곳을 알아보았고 3D CT와 X-ray를 통해 적층칩의 인터커넥션의 검증하였다. 이 이미지를 통해 수직신호선이 성공적으로 형성되었음을 확인하였다.
Edge stud bump interconnection process은 Perpendicular circuit die를 이용하여 적층칩과 본딩시킴으로써 수직신호선과 절연층을 한번에 형성시키는 공정이다. Perpendicular circuit die은 스터드 범프가 형성되어 있고 범프가 시드층을 통해 서로 연결되어 있다. 시뮬레이션을 통해 적층칩의 취약한 곳을 알아보았고 3D CT와 X-ray를 통해 적층칩의 인터커넥션의 검증하였다. 이 이미지를 통해 수직신호선이 성공적으로 형성되었음을 확인하였다.
Oxide bonded TSV Build-Up stacking은 옥사이드 본딩을 통해 웨이퍼를 적층시키고 TSV를 형성시킨 후 용융 솔더를 고속으로 필링시킴으로써 수직신호선을 형성하는 공정이다. 시뮬레이션 해석을 통해 기존의 TSV구조와 본 구조의 구조적인 안정성을 비교해 보았다. 본 구조의 해석 결과 적층칩의 경계면에 응력이 적게 발생하는 것으로 나타났다. 실험을 통해 제안된 적층칩을 제작하였고 SEM이미지를 통해 TSV필링 정도를 확인하였다.
