In recent years, the bulk Si MOSFETs have reached the nanometric scale, leading to an increased density integration on chip, but also to a strong gate control in order to reduce the short-channel-
effects (SCEs).
In particular, using new materials instead of silicon or developing various device structures have been achieved for high performances in scaled devices.
For this reason, the nanowire-based MOSFETs with the multi-gate type have become the most interesting candidates to replace actual planar MOSFET devices, expected to reduce SCEs.
Especially, gate-all-around (GAA) structure has outstanding immunity to SCEs showing the best electrostatic control in the inversion layer which contributes to the transport property.
One of the most important factor in considering transport properties in nanowire can be the surface roughness at the device/insulator interface and the easiest way to assess sub-10 nm device performance is the simulation work.
Hence, we have computationally realized the surface roughness at the interfaces of the silicon nanowire transistors according to the autocorrelation function assuring that
the surface roughness can be a significant scattering mechanism.
In this thesis, we use a full quantum treatment to investigate the surface roughness-related physics and device transport characteristics by employing the non-equilibrium Green`s function (NEGF) approach.
The overall characteristics of the low-field mobility and mean free path (MFP) are calculated with respect to the channel length (L), wire width (W), and the root-mean-square (RMS) of the surface roughness. Large amount of the mobility reduction for particularly small nanowire is observed, implying that the electrons near the rough interface experience more scattering as size is becoming smaller. And the behavior of the MFP with respect to the SR is investigated by the single parameter, RMS/W, showing that the MFP has exponentially decaying tendency which can be used as a good measure for the strength of the SRS effects.
And the characteristics of the nanowire with the surface roughness show extraordinary behavior when RMS/W is greater than 0.06.
Synthetically, our results suggest that SRS must be the dominant scattering mechanism for such a small sized nanowire. In our calculation, the entrance scattering effect (ESE) revealed in the finite channel length is identified and a method to eliminate it in the calculation of the mobility and MFP is introduced, showing that it becomes ignorable when channel length is long enough or surface roughness effect is significantly large rather than the ESE.
Not only for the MOSFETs, we made metal contact to investigate the SR effect in Si nanowire devices with Schottky contacts (SBTTs) compared to the ohmic contacts. To figure out the SR effect in the tunneling barrier region, we partially generated the surface roughness based on the position of the tunneling barrier end and compared the currents for each cases. We have concluded that the tunnel barrier region is exclusively responsible for the SR effect on the transport quality in both devices. Interestingly, SBTTs show a good reliability to SR as the channel length is varied contrary to MOSFETs. Also, the barrier of the SBTTs becomes thinner as Schottky barrier height is increased, resulting in the overall SR effect in SBTTs is almost invariant. In conclusion, we have found that SBTTs have greater reliability with respect to the surface roughness rather than the MOSFETs.
나노기술이 발전함에 따라 트랜지스터의 사이즈를 줄일 수 있게 되면서 나노와이어 구조에서의 전자수송에 대한 연구가 활발해지고 있다.
그러나 사이즈가 작아지면서 컨택으로부터 침투되는 전자들로 인해 소자의 특성이 저하되기 때문에 작은사이즈에서도 좋은 소자 특성을 갖기 위한 다양한 구조 개발과
새로운 물질 사용 등에 대한 시도와 관심이 점차 높아지고 있는 추세이다.
이러한 이유로 멀티 게이트를 갖는 나노와이어 트랜지스터는 기존의 평면구조의 트랜지스터 보다 전자를 컨트롤 함에 있어 훨씬 적합한 구조가 될 수 있고,
특히 GAA (게이트가 와이어를 둘러싸고 있는 구조) 구조는 반전층의 전자를 효율적으로 제어함으로서 뛰어난 수송특성을 나타내는 구조로 주목 받고 있다.
트랜지스터에서의 전자수송 특성을 측정할 때 고려되는 중요한 점 중 하나가 공정과정에서 생기는 절연체와 디바이스의 사이의 거친정도인데, 현재 공정 기술로 빗대어 볼 때 10 nm 이하의 소자특성을 파악하기 위해서는 시뮬레이션을 통한 분석이 가장 접근하기 쉬운 방법이 된다.
이 거친 정도가 수송 특성에 많은 영향을 미치는 사실에 기여하여 본 학위 논문에서는 시뮬레이션을 통해 자동 상관 함수 원리를 적용한 표면의 거칠기를 직접 재현하고,
실리콘을 기반으로 한 나노와이어 트랜지스터를 실제 소자로 구현했을 때와 거의 흡사한 조건으로 모델링하였고 표면의 거칠기가 수송특성에 미치는 영향을
비평형 그린 함수 방법을 통해서 해석하였다.
소자의 채널길이와, 나노와이어의 크기, 그리고 거칠기의 평균 높이를 변수로 하여 저전계 모빌리티와 평균자유거리에 대한 특성을 계산하였다.
소자의 크기가 작아질수록 표면으로 몰린 전자들이 거칠기를 느낄 확률이 높아지기 때문에 사이즈가 클 때에 비해 더 큰 모빌리티의 감소율을 보이며 평균자유거리는 `거칠기의 평균높이/나노와이어의 사이즈` 에 대해서 기하급수 함수의 형태를 가지고 감소하는 특성을 갖는다는 것을 알 수 있었다.
이를 통해 표면거칠기가 존재하는 실리콘 나노와이어 소자에서의 평균자유거리를 파악할 수 있는 척도로 사용할 수 있으며 특히 `거칠기의 평균높이/나노와이어의 사이즈` 가 0.06 이 되는 값을 기준으로 통상적으로 알고 있는 나노와이어의 특성과는 다른 경향을 나타낼 수 있음을 보였다.
종합적으로, 사이즈가 작은 소자에 대해서는 거칠기에 대한 충돌이 수송특성에 큰 영향을 미친다는 것을 알 수 있었다.
본 논문에서는 또한 유한한 채널 길이를 갖는 소자에서는 양자역학적인 진입충돌효과가 나타난다는 것을 밝히면서 모빌리티나 평균자유거리 계산 과정에서 이 값을 제거해야 하는 당위성과 방법에 대해 소개하였다. 동시에 채널의 길이가 충분히 길어지거나 거칠기에 대한 표면충돌 효과가 상대적으로 큰 조건에서는 진입충돌효과를 고려하지 않아도 됨을 보였다.
마지막으로 컨택 부분을 금속으로 바꾸어 Schottky 배리어를 만들어 줌으로써 Ohmic 컨택을 갖는 MOSFET과 비교했을 때 실리콘 나노와이어 구조에서 거칠기에 대한 각각의 영향에 대해서 연구하였다. 터널링 배리어 영역에서의 거칠기 영향을 분석하기 위해서 터털링 배리어가 끝나는 지점을 기준으로 거칠기를 나누어 구현하고 전류를 분석하였다. 그 결과 터널링 배리어 이외 영역에 만들어진 거칠기는 수송특성에 영향을 미치지 않는다는 것을 알 수 있었다. 또한 소자의 채널길이나 배리어의 높이를 변화시키더라도 SBTT는 MOSFET에 비해서 거칠기에 따른 큰 변화를 보이지 않으며 결과적으로 SBTT가 MOSFET에 비해서 표면거칠기 충돌에 좋은 신뢰도를 갖는 것을 확인 할 수 있었다.