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On-Chip electromagnetic bandgap structures for suppression of simultaneous switching noise cou-pling in on-chip power distribution networks = 온 칩 전력 분배망에서 동시 스위칭 잡음 간섭을 억제하기 위한 온 칩 전자 밴드갭 구조들
서명 / 저자 On-Chip electromagnetic bandgap structures for suppression of simultaneous switching noise cou-pling in on-chip power distribution networks = 온 칩 전력 분배망에서 동시 스위칭 잡음 간섭을 억제하기 위한 온 칩 전자 밴드갭 구조들 / Chul-Soon Hwang.
저자명 Hwang, Chul-Soon ; 황철순
발행사항 [대전 : 한국과학기술원, 2012].
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초록정보

During more than last thirty years, the silicon process has continuously scaled down to satisfy the market demand. However, because scaling down the silicon process has become more difficult as the gate length approaches tens of nanometers, vertically stacked three-dimensional ICs (3D-ICs) based on a through-silicon via (TSV) have been emerging for the next era as an alternative to traditional 2D silicon ICs. Since the TSV occupies relatively large area compared to a transistor, an IC at each tier is forced to share its power/ground TSVs to achieve as many signal TSVs as possible in the limited area. However, sharing the power/ground TSVs may cause many problems in the system. Simultaneous switching noise (SSN) from digital circuits can be easily coupled to other circuits in different tiers through shared power distribution networks (PDNs) because TSVs have extremely small parasitic effects. The SSN coupled to a noise-sensitive RF / analog circuit results in timing skew, jitter, sensitivity degradation, malfunction and etc. Previous methods to suppress the SSN coupling in package / board substrates are not capable to suppress the SSN coupling that internally exists in on-chip PDNs. Because the victim and aggressor are both existed in on-chip PDN and the current path via off-chip PDN is mostly blocked by the inductance of bond wire, thus, the suppression techniques in off-chip PDN cannot control the on-chip noise coupling. This gives rise to the need for the SSN coupling suppression method in a chip-level PDN. In this thesis, a new method to suppress the SSN coupling in chip-level PDNs is proposed. In chapter 1, research background and motivation are introduced. In chapter 2, three types of on-chip electromagnetic bandgap (EBG) structures are proposed and experimentally verified. For each proposed structure, cutoff frequency estimation is conducted based on a dispersion diagram analysis. The proposed inductor-MOS capacitor EBG (IM-EBG) structure is based on serially connected an on-chip inductor and a MOS capacitor. The performance of the IM-EBG structure is verified through measuring scattering parameters. To achieve a low cutoff frequency, an accumulation-mode MOS capacitor is used in the enhanced IM EBG (EIM-EBG) structure. Lastly, an alternating mesh EBG (AM-EBG) structure for a passive Si-interposer is also proposed and verified. An inductive mesh and a capacitive mesh are interleaved generating low-pass filer characteristic. In chapter 3, a broadband model is suggested for the proposed EBG structure including the on-chip inductor, the MOS capacitor and the meshed plane structure. The proposed model is verified with a 3D field solver and measurement results. Design optimization procedure is also proposed through analysis of the proposed model. In chapter 4, the proposed EIM-EBG structure is applied to protect a delay-locked loop (DDL) circuit from SSN coupling. The DLL and an inverter chain (noise source) share their on-chip PDN and the EIM-EBG structure is inserted in the middle of the PDN. The performance of the EIM-EBG structure is compared with a conventional decoupling capacitor, and validated through comparison of jitter at the DLL clock output. The eye of the DLL clock output is measured using a sam-pling oscilloscope for each test vehicle. In chapter 5, the jitter due to supply voltage fluctuation is estimated based on analytical expressions and validated through HSPICE simulation.

지난 수십년간 실리콘 공정은 시장의 요구에 맞추기 위해서 극소형화됐다. 그러나 게이트 길이가 수십나노미터가 되면서 더 미세한 공정을 계발하는것이 어려워지면서 대체 기술로서 실리콘 관통 비아(TSV)를 기반으로 수직으로 쌓이는 3차원 IC (3D-IC) 기술이 최근 많은 관심을 받고 있다. 실리콘 관통 비아는 트랜지스터보다도 큰 면적을 차지하기 때문에 각 층의 IC는 전력접지용 실리콘 관통비아를 공유하도록 요구받고 있다. 하지만 이렇게 전력접지용 실리콘 관통비아를 공유하는 것은 시스템의 동작에 많은 문제를 야기할 수 있다. 실리콘 관통 비아는 전자적인 기생성분이 매우 작기 때문에 디지털 회로에서 발생한 동시 스위칭 노이즈는 공유된 전력 분배망을 통해서 쉽게 다른 층의 IC로 전달될 수 있다. 노이즈에 민감한 RF/아날로그 회로에 전달 된 동시 스위칭 노이즈는 스큐, 지터, 감도 저하, 오작동 등을 일으키게할 가능성이 있다. 기존의 패키지와 보드의 기판에서 사용되던 동시 스위칭 노이즈의 전달을 막기 위한 방법은 온 칩상에서 발생하는 동시 스위칭 노이즈의 전달을 억제할 수 없다. 노이즈를 발생시키는 회로와 전달받는 회가가 온 칩 전력 분배망에 존재하기 때문에 대부분의 노이지 전달은 온 칩상에서 발생하고 와이어 본드의 인덕턴스 때문에 오프칩으로는 잘 전달되지 않는다. 이러한 현상은 온 칩 레벨의 전력 분배망에 적용할 수 있는 동시 스위칭 노이즈 전달을 막기위한 구조를 필요로 한다. 본 논문에서는 온 칩 전력 분배망에서 동시 스위칭 노이즈의 전달을 막기위한 방법을 제안하였다. 세가지 형태의 온 칩 전자기 밴드갭 (EBG) 구조를 제안하였고 측정을 기반으로 검증하였다. 인덕터와 MOS 캐패시터를 사용한 IM-EBG 구조, 낮은 cutoff 주파수를 갖도록 개선한 EIM-EBG구조, 실리콘 인터포저에서 맞도록 설계된 AM-EBG 구조를 제안하였다. 제안된 각 구조에 대해서 컷 오프(cutoff) 주파스를dispersion diagram analysis를 통해서 예측하였다. 또한 제안한 구조들를 위한 광 대역 모델을 제안, 해석 하였고 최적화 과정을 통해 성능을 최적의 성능을 낼 수 있는 디자인 파라미터를 얻는 과정을 제시하였다. 마지막으로 제안한 온칩 전자기 밴드갭 구조를 DLL에 적용하였다. 제안된 구조가 인버터 체인이 동작하면서 발생하는 동시스위칭 노이즈의 전달을 억제함으로 인해서 DLL의 output jitter개선 될 수 있었다.

서지기타정보

서지기타정보
청구기호 {DEE 12067
형태사항 viii, 89p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 황철순
지도교수의 영문표기 : Joung-Ho Kim
지도교수의 한글표기 : 김정호
수록잡지명 : "An On-Chip Electromagnetic Bandgap Structure using an On-Chip Inductor and a MOS Capacitor". IEEE Microwave and Wireless Components Letters, v.21, no. 8, pp.439-441(2011)
수록잡지명 : "A Wideband and Compact Partial Electromagnetic Bandgap Structure With a Narrow Via Pitch for a Signal Via Shield". IEEE Transactions on Electromagnetic Compatibility, v. 53, no.1, pp. 241-244(2011)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학과,
서지주기 References : p. 78-82
주제 electromagnetic bandgap
EBG
simultaneous switching noise
power integrity
jitter
전자기밴드갭
동시스위칭잡음
전력분배
지터
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