As the required data rate increases, channel bandwidth limits the throughput increase of single channel CDR. Multi-channel CDR can increase the throughput easily but it requires large power consumption and area overhead in VCO based case, or one master channel should be exist in rotator based case. In this paper, we present world’s 1st master-less and reference-less rotator based CDR architecture. All channels of proposed architecture operate independently of each other with small power and area overhead. The SRCG is used for reference-less frequency acquisition and jitter reduction loop is used to prevent the jitter accumulation of the SRCG. The proposed scheme is fabricated by 90nm CMOS process and 112mW power consumption at 2.7Gbps 4 channels input data.
데이터의 처리량이 늘어감에 따라 클럭-데이터 복원 방식이 단일 채널 클럭-데이터 복원 방식은 채널의 대역폭 한계에 부딪히게 되었고 이 문제를 해결하기 위해 다중 채널 클럭-데이터 복원 방식으로 바뀌게 되었다. 다중 채널 클럭-데이터 복원은 발진기 기반의 경우 전력 소모 및 면적 오버헤드가 크다는 단점을 가지며 로테이터 기반의 경우 마스터 채널이 존재하게 되는 단점을 가진다. 이 논문에서는 다중 채널 클럭-데이터 복원에서 로테이터를 기반으로 하면서도 각 채널의 클럭-데이터 복원이 독립적으로 동작 할 수 있는 기준 클럭 및 마스터가 없는 클럭-데이터 복원 구조에 대해 제안하였으며 이를 구현하기 위해 SRCG를 사용하였다. SRCG로 클럭을 추출함에 따라 발생하는 문제점을 해결하기 위해 지터 감소 루프를 사용하였으며, 90nm CMOS 공정에서 이를 구현함으로써 세계 최초의 기준 클럭 및 마스터가 없는 클럭-데이터 복원 회로를 구현 하였다.