Hot-carrier effects (HCE) in fully-depleted body-tied FinFETs were investigated by measuring the impact ionization current. To understand the hot-carrier degradation mechanism, stress damages were characterized by DC hot-carrier stress measurements for various stress conditions and fin widths. The measurement results show that the generation of interface states is a more dominant degradation mechanism than oxide-trapped charges for FinFETs with a gate-oxide thickness of 1.7nm. A parasitic voltage drop due to a significant source/drain extension resistance plays an important role in suppressing the HCE at narrow fin widths. These studies can provide insight into determining the worst stress condition for estimating the lifetime of a device and optimizing between reliability and on-state drain currents.
반도체 산업의 눈부신 발전으로 인한 sub-80nm technology node에서는 ‘단채널 효과’로 인해 평면형 구조를 사용한 소자의 소형화에 어려움이 있다. 게이트 제어력을 높이는 방법으로는 전통적으로 절연막 두께를 줄이거나, 소스/드레인의 접합 깊이를 낮추거나, 채널 도핑을 증가시키는 방법이 사용되었다. 하지만 이 세가지 방법은 게이트 누설전류를 증가시기거나, 기생 직렬저항을 증가시키거나, 전자의 이동도를 낮추는 문제점을 갖고 있기 때문에, 평면형 구조의 소자는 더 이상 소형화에 어려움을 나타내게 된다. 이러한 문제점의 대안으로 2개 혹은 3개의 게이트를 갖는 3차원 구조의 다중게이트 소자가 등장하게 되었다. 다중게이트 소자는 채널을 여러 개의 게이트가 감싸고 있는 구조로 되어있는데, 이러한 구조에서는 채널의 두께를 얇게 함으로써 단채널 효과를 피할 수 있다. 소자의 소형화에 따라 채널 내부의 전계는 급격히 증가하게 되고 이에 따라 열전자 효과는 필연적으로 나타나게 된다. 열전자 효과는 소자의 문턱전압, 구동전류 등의 파라메터에 변화를 일으켜 회로동작에 문제를 야기한다. 이러한 문제점은 FinFET 에서도 예외 없이 일어나게 된다. 따라서, 본 논문은 ‘FinFET에서의 열전자 효과’에 대하여 연구되었다. 특히, FinFET의 단채널 효과에 결정적인 영향을 주는 요소인 fin 두께에 따른 열전자 효과에 대한 연구를 하였다. 그리고 여러 가지 fin 두께와 바이어스 전압 조건에 따라 소자에 결함을 주는 주요한 메커니즘에 대해서 설명하였다.
FinFET은 소스/드레인 영역의 얇은 두께로 인해 상대적으로 큰 기생 직렬저항을 가지고 있고 이것은 fin 두께가 얇아질수록 심각해진다. 구동 전류가 이러한 기생저항 영역을 통과하면서 기생전압 강하가 생기기 때문에 드레인 유효 전압이 떨어지게 된다. 따라서, 열전자 형성은 상대적으로 큰 유효전압을 갖는 넓은 fin이 좁은 fin 보다 더 용이하게 일어나게 되고 이러한 경향이 시뮬레이션을 통하여 검증되었다. 여러 종류의 fin 두께에 대하여 동일한 유효전압이 가해졌을 때에도 역시 좁은 fin이 넓은 fin 보다 열전자에 의한 면역이 강한 것으로 나타났다. 좁은 fin일수록 열전자 형성 영역이 좁아지게 되어 소자의 신뢰성이 증가하는 것으로 나타났다. 회로 동작 바이어스 영역 (0~VDD) 에서 단위소자의 열화가 가장 심하게 되는 열전자가 가장 많이 생기는 바이어스 (ISUBmax)와 게이트로의 열전자 주입이 가장 많은 바이어스 (IGmax) 에서 스트레스 측정을 하였다. 실험에 사용된 게이트 전열막의 두께가 1.7nm로 매우 얇기 때문에, 절연막 내부에는 oxide-trap 의 형성될 여유 공간이 부족하다. 따라서 대부분의 소자 열화는 절연막과 채널사이의 경계에 형성되는 interface-trap에 기인하는 것으로 나타났다. 본 연구는 소자 디자인 엔지니어에게 열전자 효과를 줄이기 위한 통찰력을 제공할 수 있고, 특히 열전자 측정이 불가능한 SOI 구조의 열전자효과 연구에 도움을 줄 수 있다.
