Global on-chip interconnect has been increasing its portion in integrated chip as system integration level become higher. Conventionally for on-chip interconnect repeater is the enough solution for fulfill performance requirement. However as process scaling down, global interconnect length relative to transistor size becoming longer and longer. Its effect is shown in exponentially increasing RC-delay of global interconnect.
In this situation, the number of repeater that should be inserted to target data-rate is rapidly increasing so as the power consumption from the repeater also increasing rapidly. As a result, global on-chip interconnect becomes one of the major bottleneck in terms of power, area and speed in integrated system. Therefore researches have been performed to suggest proper alternative to repeater solution.
On-chip transceiver which eliminate repeater with transmitter and receiver is promising technology for the future on-chip interconnect. But, in the view point of transceiver design, large RC-delay in global interconnect means severe losses in channel. In other words, in global on-chip interconnection there is much severe Inter-Symbol-Interference effect on data.
Hence, this work proposed both amplitude and phase pre-emphasis technique in transmitter. By doing so more efficient signaling can be feasible while exploiting capacitive driven transceiver. Furthermore phase pre-emphasis is not a just power efficiency method in capacitive driven transceiver considering its trade-off between bandwidth and coupling strength.
Proposed transceiver achieved 4Gbps data-rate with 12uW DC power consumption and energy efficiency of 0.719pJ/bit in simulation using 0.13um process.
반도체 칩의 집적화가 점점 진행됨에 따라 현대의 프로세서에는 하나의 칩 안에 다양한 기능을 하는 많은 block들이 존재 한다. 그리고 이러한 function block들 사이에는 데이터 전송이 필요하다. 시스템이 고 집적화 됨에 따라 온 칩 인터커넥트의 비중 또한 높아진다. 프로세스 스케일 다운이 진행 되면서 gate delay는 줄어 들지만, Chip 내부의 각 block을 연결 하는 Global interconnect의 RC Delay는 오히려 증가 한다. 이러한 지수적 RC 딜레이의 증가는 Global interconnect line의 loss가 프로세스 스케일 다운이 되면서 계속 해서 심해 진다는 것을 의미한다. 따라서 이를 효과적으로 보상하기 위한 연구가 진행 돼 왔다.
Current sensing signaling과 Capacitive driven 기법 모두 채널의 bandwidth를 늘리는 데 기여하지만, capacitive driven 기법이 static 파워 소모가 적어 리피터를 대체하는 방법으로 더 선호된다. 기존의 capacitive driven 기법은 10mm 길이 채널에서 높은 전송속도를 보여준 것이 없었다. 따라 이 연구를 통해 10mm 길이의 채널에서 capacitive driven 기법을 사용해서 기존 논문들보다 data-rate을 높이는 transceiver를 만들었다.
또한 capacitive driven 기법은 amplitude pre-emphasis 기법만 사용 했는데 capacitive driven 기법은 그 특성상 coupling signal의 크기와 채널 대역폭이 트레이드 오프 관계에 있기 때문에 데이터 크기로만 채널 로스를 보상하는 데는 한계가 있다. 따라서 본 연구를 통해 데이터 크기방향과 데이터의 페이즈 방향 양쪽으로 pre-emphasis 해서 capacitive driven 온 칩 트랜시버에서 더 높은 효율의 ISI 보상 효과를 이뤘다. 사용된 phase pre-emphasis 기법은 기존의 data dependent jitter 보상 회로보다 더 간단하게 구성 돼 이 연구를 시뮬레이션 한 같은 환경을 기준으로 기존의 DDJ 보상 회로보다 더 적은 파워를 소모 할 수 있게 됐다.
Phase 와 amplitude 양쪽으로 모두 pre-emphasis 해주는 회로를 통해 on-chip capacitive driven 데이터 전송 회로를 10mm 채널에서 4Gbps 전송속도를 달성하였으며, 파워 효율은 0.719pJ/bit 이다. 회로는 0.13um 공정을 기반으로 설계했다.
