Forwarded clock architectures are widely used in high speed chip-to-chip interface such as CPU-memory, GPU-memory systems due to low power consumption and jitter correlation between data and clock. Most of the previous forwarded clock architectures I/O have used PLL/DLL with phase interpolator for their clock recovery operation. But the PLL/DLL based clock recovery circuit consumes too much power and they cannot provide enough jitter tracking bandwidth optimized for forwarded clock architectures.
Recently, injection locked oscillator based clock recovery systems have drawn much attention due to their low power consumption and wide jitter tracking bandwidth. But existing injection locked oscillators have been suffered from jitter tracking bandwidth variation and multiphase inaccuracy. Also, frequency ac-quisition of the oscillator and operating condition variation such as voltage, temperature was not compen-sated. Because of these problems, there have been difficulties of adopting injection locked oscillators to real systems.
A novel injection locked oscillator based clock recovery circuit has been proposed to solve these prob-lems. This clock recovery circuit has almost constant jitter tracking bandwidth and provides accurate multi-phase clock. A low power frequency acquisition, tracking scheme has been proposed along with the injection locked oscillator, for the fast start-up and tracking the voltage, temperature variation problem. Also, 8Gb/s receiver is implemented to test the proposed work and compare to the existing injection locked oscillator based receiver.
By post layout simulation, the proposed system is proved to operate correctly. Constant jitter tracking bandwidth characteristic, accurate multiphase generation and frequency acquisition, tracking scheme have been verified. All the simulations and chip fabrication are based on the SAMSUNG 0.13um CMOS process. The injection locked oscillator with frequency acquisition and tracking block operates from 2GHz forwarded clock. The receiver operates with 8Gb/s data rate and 5.6mW power consumption.
최근 칩과 칩 사이의 전송 속도가 빠르게 높아지면서 패러랠 I/O에 대한 관심이 높아지고 있다. 하지만 패러랠 I/O에서는 많은 수의 링크가 고속으로 동작하기 때문에 파워 소모가 매우 높다. 따라서 점점 높아지는 밴드위스 트랜드를 만족시키기 위해서는 새로운 로우 파워 구조로 높은 I/O 파워 문제를 해결해야 한다.
클럭 전송 I/O는 간단하고 파워가 적게 필요한 클럭 리커버리 회로의 구조 때문에 패러랠 I/O에 적합하다. 클럭 전송 I/O 구조의 클럭 리커버리 회로는 데이터와 클럭간 디스큐, 지터 필터링, 멀티페이즈 생성 기능을 수행한다. 주입 고정 발진기 구조는 이 기능들을 로우 파워로 구현할 수 있기 때문에 최근 클럭 전송 수신기에 주입 고정 발진기를 적용하려는 많은 시도가 진행되고 있다.
이전의 주입 고정 발진기 회로들은 간단하고 파워 소모가 적다는 장점이 있었지만 몇 가지 해결해야 할 문제들 때문에 실제 시스템에 적용하는 데 어려움이 있었다. 그 문제들로는 디스큐에 따라 변하는 JTB(Jitter Tracking Bandwidth), 정확하지 않은 멀티페이즈, 회로 시동과 동작 중 전압, 온도 변화 문제가 있었다. 본 연구에서는 이 문제들을 간단한 구조와 저전력으로 해결한 새로운 주입 고정 발진기 회로를 제안하였다.
먼저 페이즈 인터폴레이터를 기반으로 한 딜레이 셀을 이용한 주입 고정 발진기를 제안하여 JTB가 변하는 문제를 해결하고 정확한 멀티페이즈를 구현하였다. 또한 시동 회로와 동작 조건 변화 보상 회로를 저전력으로 구현하였다. 제안된 시동 회로는 빠른 시동을 가능하게 하여 파워 다운 모드에서 회복 동작 시의 시간을 빠르게 할 수 있게 하였다.
본 연구에서 제안된 구조는 다양한 시뮬레이션을 통해 올바로 동작하는 것이 확인되었다. 시뮬레이션 결과 제안한 구조가 변하지 않는 JTB와 정확한 멀티페이즈를 구현할 수 있음을 증명하였다. 또한 초기 시동 동작 또한 정확하게 동작하고 기존 회로에 비해 빠른 속도를 낼 수 있음이 확인되었다. 이 모든 장점들은 기존의 구조들과 비교할 때 작은 파워를 사용하면서 구현할 수 있음 또한 확인되었다.
