For high currents for high-performance devices, minimization of series resistance is re-quired to achieve high performance. Successful integration of Ge devices requires low-resistance contacts to the source and drain, presumably by a self-aligned germanide process and low Schottky barrier height between the contact metal and source/drain regions. However, due to the relative immaturity of Ge-based technology, less source/drain work has been completed. Ni germanide is the most promising candidate for contact material in sub-micron Ge devices, because it has several advantages such as low resistivity, low formation temperature. In this study, NiGe using Pt alloy is utilized to enhance the thermal stability of NiGe thin films. Atomic ratio 10% of Pt alloy improve the thermal stability up to 550℃. However, suitable selective removal method for self-aligned process has been not found because all of Ni-Pt alloy etchants have no selectivity with respect to germanide films formed. Another problem is Fermi level pinning inside the Ge band gap that leads to a weak dependence of the Schottky barrier height on the metal work functions. Strongly pinned Fermi level near valence band edge of Ge band leads to high contact resistance in nMOSFET application. In order to solve high series resistance in nMOSFET devices, metal/n-Ge Schottky diodes with HfO2 or single graphene interfacial layer have been demonstrated. These interfacial layers do not make the Fermi level “un-pinned”, but shift toward the conduction band edge in Ge band.
고성능 소자에서 전류 특성을 향상시키기 위해서는 외부 저항을 최소화하는 것이 중요하다. 높은 전자 및 홀 이동도로 고성능 소자로써 주목을 받고 있는 게르마늄 기반 소자가 상용화되고 낮은 외부 저항을 가지기 위해서는, 소스/드레인 영역에 자기 정렬 공정이 가능한 저마나이드와 낮은 쇼트키 장벽을 갖는 것이 필수적이다. 하지만, 상대적으로 게르마늄 기반 소자에 대한 기술의 미성숙으로 앞으로 많은 연구를 필요로 한다. 니켈 저마나이드는 게르마늄 기반 소자에서 가장 각광받는 저마나이드 물질로, 낮은 형성 온도와 낮은 비저항 그리고 고온에서 상변이가 나타나지 않는 등 많은 장점을 가지고 있다. 본 학위 논문에서는 이러한 니켈 저마나이드의 단점인 취약한 열 안정성을 향상시키고자 니켈-플래티늄 합금을 사용하여 저마나이드를 연구하였다. 원자비율로 10%의 플래티늄이 사용된 경우 약 550도까지 열 안정성이 향상되었다. 하지만, 게르마늄 기반 소자에서 니켈-플래티늄 합금은 저마나이드와의 선택비 문제로 자기 정렬 공정을 활용하기 어려운 것으로 확인되었다. 소스/드레인 외부 저항을 감소시키기 위한 또 다른 문제는 금속과 게르마늄 사이에 나타나는 강한 페르미 레벨 피닝 현상에 의한다. 금속의 유효 일함수가 게르마늄의 가전자대 근처에 강하게 고정되어 n타입 기반 소자에서 높은 쇼트키 장벽이 나타나고, 이로 인해 높은 외부 저항이 나타나게 된다. 이를 해결하기 위해 금속과 n타입 게르마늄 사이에 하프늄 산화막 또는 그래핀을 삽입하였을 때 나타나는 유효 일함수의 변화를 확인해 보았다. 실험 결과 이러한 삽입막은 피닝 현상을 없애는 것이 아니라, 피닝이 되는 에너지 레벨의 위치를 이동시키는 것으로 확인되었다.
